「Bit data」に関連した英語例文の一覧と使い方(123ページ目) - Weblio英語例文検索

A boost voltage Vbs as the power supply voltage higher than the internal power supply voltage VCC is supplied to a sense amplifier of a readout circuit (4) from an internal voltage generation circuit (6), and a bit line precharge current via the internal data line (DB) is supplied from the internal power supply voltage.例文帳に追加

読出回路（４）のセンスアンプに対し、電源電圧として、内部電圧発生回路（６）から内部電源電圧ＶＣＣよりも高い昇圧電圧Ｖｂｓを供給し、また内部データ線（ＤＢ）を介してのビット線プリチャージ電流は、内部電源電圧から供給する。 - 特許庁

In the various techniques and tools for coding and decoding, a variable length code in each macro block including a plurality of conversion coefficient data existence indicators is determined by a computing device provided with a processing unit and a memory, and the determined variable length code is transmitted as a signal within a bit stream.例文帳に追加

符号化しおよび復号する様々な手法およびツールは、処理ユニットおよびメモリを備えたコンピューティング・デバイスにより複数の変換係数データ存在インジケータを含むマクロブロックごとの可変長符号を決定し、決定した可変長符号をビットストリーム内で信号伝達する。 - 特許庁

In the map information, in the case of recording the audio data of the variable bit rate system, to the respective audio objects (AOBs) composed of plural audio object units (AOBUs), reproducing time length is recorded only for the first and last units of the AOBUs for constituting the AOBs.例文帳に追加

マップ情報において、可変ビットレート方式の音声データを記録する場合は、複数のオーディオオブジェクトユニット（ＡＯＢＵ）からなるオーディオオブジェクト（ＡＯＢ）の各々に対して、ＡＯＢを構成するＡＯＢＵのうちの最初と最後のユニットのみについて再生時間長を記録する。 - 特許庁

The video database 11 stores each of video data that are compression-coded at an estimated high bit rate in advance by the MPEG 2 and coded corresponding to an original moving picture in a structure of many combinations of intra-pictures, prediction coded pictures and 2-way prediction coded pictures.例文帳に追加

映像データベースは，各映像データをＭＰＥＧ２により予め想定された高いビットレートにより圧縮符号化して，動画の原画像に対応する符号化データをイントラピクチャ，予測符号化ピクチャ，及び双方向予測符号化ピクチャとを多数個組み合わせた構造により保持する。 - 特許庁

To provide a voltage setting circuit and a voltage setting method, for performing accurate voltage setting after packaging by writing bit data by use of a fuse and adjusting a resistance value based on this, a secondary battery protection circuit, and a semiconductor integrated circuit device.例文帳に追加

溶断ヒューズを用いてビットデータの書き込みを行い、これに基づいて抵抗値を調整することにより、パッケージング後に高精度の電圧設定を実現できる電圧設定回路及び電圧設定方法、並びに二次電池用保護回路及び半導体集積回路装置を提供する。 - 特許庁

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory.例文帳に追加

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。 - 特許庁

To solve the problem that a retrieving time to retrieve a reproduction start position becomes longer than a retrieving time of a reproduction start position of a set section in audio data recorded in a CD-DA, when a MP3 file of a variable bit rate is reproduced and the set section is loop-reproduced.例文帳に追加

可変ビットレートのＭＰ３ファイルを再生しているとき、設定された区間をループ再生する場合、ＣＤ−ＤＡに記録されたオーディオデータにおける設定された区間の再生開始位置の検索時間に比べて、再生開始位置を検索する検索時間が長くなる。 - 特許庁

An image information is encoded orthogonally, and the data list output from the method for encoding the hierarchy sorting a transfer coefficient into a significant transfer coefficient and a nonsignificant one regarding a quantizing-object bit plane by a tree structure is partitioned into blocks and block codes are generated.例文帳に追加

画像情報を直交符号化した後に、木構造によって量子化対象ビットプレーンに関して変換係数を有意変換係数と非有意変換係数群に分類する階層符号化方法から出力されるデータ系列をブロックに区切ってブロック符号を生成する。 - 特許庁

Related to the code and information bit outputted from the element-coding circuits 101 and 102, a prescribed amount of them is accumulated in the registers 110 and 111, and a data is cut off at a convenient point and written in a buffer memory 104 for settling unconformity of word width between memories.例文帳に追加

また、要素符号化回路１０１，１０２から出力される符号および情報ビットについては、レジスタ１１０，１１１に所定量だけ蓄積した後、区切りのよい位置でデータを切り出してバッファメモリ１０４に書き込み、メモリ間のワード幅の不整合を解消する。 - 特許庁

To realize a multilevel voltage signal bus interface circuit, with which bus width (number of signal lines) is reduced by converting n-bit parallel data to the multilevel voltage signals of 2-squared stages and supplying them to a bus, with a simple configuration, and to surely switch inputting/outputting to the bus.例文帳に追加

ｎビットパラレルデータを２のｎ乗段階の多値電圧信号に変換してバスに供給することでバス幅（信号線数）を低減する多値電圧信号バスインタフェース回路を簡易な構成で実現するとともに、バスに対する入出力の切替を確実に行なえるようにする。 - 特許庁

To provide an equipment managing device capable of reducing the power consumption needed for communication by adjusting the bit size of an address according to the number of devices to be managed and varying the size of data sent and received between the devices to be managed and the equipment managing device.例文帳に追加

管理対象となる機器の数に応じてアドレスのビットサイズを調整し、管理対象である機器と機器管理装置との間で送受信するデータサイズを可変とすることにより通信に要する消費電力を軽減することができる機器管理装置を提供すること。 - 特許庁

To reduce data frame collisions when a bit rate is high and transmitter-receivers are separated without the need of an expensive apparatus in a network characterized by receiving not only a frame from the other transmitter-receiver but also a frame transmitted by itself through a repeater.例文帳に追加

他の送受信装置からのフレームだけでなく自らの送信したフレームも中継装置を経由した後に受信するという特徴を持つネットワークにおいて、高価な装置を必要とせず、高ビットレートかつ送受信装置間が長い場合におけるデータフレーム衝突を低減する。 - 特許庁

In the second processing, the counter part is operated in a period between a point at which the reference signal reaches a level equivalent to the lower limit or the upper limit of the 1 LSB portion at the N-M bit accuracy to which AD conversion data of a processing object signal belongs and a point at which the comparison result is inverted.例文帳に追加

２回目には参照信号が処理対象信号のＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下限もしくは上限に相当するレベルに達する時点と比較結果が反転する時点の間の期間にカウンタ部を動作させる。 - 特許庁

At the time of writing data, in the case of consecutively switching switch elements connected with write lines WWL1-WWL3, and in the case of consecutively switching the switch elements connected with bit lines BL1-BL3, each switch element is made to overlap for a period before and after it is switched ON.例文帳に追加

データ書き込み時に、書き込み線ＷＷＬ１〜ＷＷＬ３に接続されたスイッチ素子を連続的に切り替える場合や、ビット線ＢＬ１〜ＢＬ３に接続されたスイッチ素子を連続的に切り替える場合、スイッチ素子それぞれがオンになる切り替え前後の期間をオーバーラップさせる。 - 特許庁

An inhibit run length/inhibit pattern detecting section 21 detects an inhibit run length which is smaller than the lower limit value set by the run length coding method by one and a first inhibit run length which is positioned immediately before the inhibit run length and larger than the lower limit value from a bit pattern contained in the converted digital data.例文帳に追加

禁止ランレングス／禁止パターン検出部２１は、変換されたデジタルデータが含むビットパターンから、ランレングス符号化方式で設定された下限値よりも１だけ短い禁止ランレングスと、その直前に位置しかつ下限値よりも大きな第１ランレングスとを検出する。 - 特許庁

A pulse current amplitude value applied to the write element of a magnetic head to be tested is set to a saturation state current value with which a magnetic field having sufficient magnitude to reverse all magnetic moment included in one bit area can be generated, test data is written, and asymmetry A_asym is measured.例文帳に追加

被試験磁気ヘッドのライト素子に印加するパルス電流振幅値を１ビット領域に含まれる磁気モーメントをすべて反転させるのに十分な大きさの磁界を発生させることが可能な飽和状態電流値に設定してテストデータを書き込み、非対称性Ａ_asymを計測する。 - 特許庁

A switching circuit 102 decides the kind of the code word, according to a pattern of the first predetermined number of bits in the located variable-length code word, extracts data of a sufficient code length from a predetermined bit position, based on the decision result, and outputs the result to a Huffman table 104.例文帳に追加

スイッチ回路１０２は、頭出しされた可変長符号語における先頭の所定ビット数のパターンに応じて、符号語の種類を判別し、その判別結果に基づいて、所定ビット位置から十分な符号長のデータを抽出し、その結果をハフマンテーブル１０４に出力する。 - 特許庁

Modulation and demodulation processing parts 13 and 23 detect the burst period of small amplitude in a signal mutually transmitted between an OCU 1a and DSU 6, make 1-bit binary data correspond to a sine wave of a two-wavelength, to be superimposed on the small amplitude burst period in each burst cycle.例文帳に追加

変復調処理部１３、２３では、ＯＣＵ１ａとＤＳＵ６との間で相互伝送される信号うちの小振幅のバースト期間を検出し、バースト一周期毎に１ビットの二値データを二波長の正弦波に対応させ小振幅バースト期間に重畳する。 - 特許庁

The mobile telephone 15 can eliminate a processing of converting the numeric information into the bit string or a processing of generating the array pattern data, and, when an information code such as the QR code or the like is displayed, it is possible to avoid in advance applying a numerous load to a CPU.例文帳に追加

携帯電話機１５では、数字情報をビット列に変換する処理や、配列パターンデータを生成する処理を不要とすることができ、ＱＲコードなどの情報コードを表示するに際して、ＣＰＵに多大な負荷がかかることを未然に回避することができる。 - 特許庁

In recording media including a prepit recording area and an MO recording area, data modulation systems are selected so that a recording and a reproducing are possible by using channel bit clocks having the same frequency and also the recording density in the MO area is higher than that in the prepit area.例文帳に追加

プリピット記録領域とＭＯ記録領域とを含んだ記録メディアにおいて、同一周波数のチャンネル・ビット・クロックを用いて記録・再生が可能で、且つ、プリピット領域よりもＭＯ領域の方の記録密度が高くなるように、データ変調方式を選択するようにした。 - 特許庁

An adaptive bit assignment decoding circuit 706, inverse orthogonal transform circuits 703, 704, 705 and band synthesis filters 701, 702 sequentially process an output of the arithmetic unit 710 and the result is outputted from a terminal 700 as reproduced data to a sound output configuration, from which the reproduced sound is outputted.例文帳に追加

演算器７１０の出力が適応ビット割当復号化回路７０６、逆直交変換回路７０３、７０４、７０５、帯域合成フィルタ７０１、７０２によって順次処理され、再生データとして端子７００から音声を出力する構成に出力され、再生音声が出力される。 - 特許庁

To enable parallel processing independent for each small image in data processing based on area division by dividing source image information into plural blocks and compression-encoding the respective blocks at a compression processing part at any arbitrary bit rate.例文帳に追加

画像データの必要とされる領域とそれ以外の領域について、圧縮率を可変できる技術が重要となってきているが、従来の手法では必要とされる領域の指定が繁雑であり、複雑な形状として得られるため、圧縮の際の並列性に乏しい。 - 特許庁

Each CC cell holds a control condition signal to be preliminarily inputted by comparison condition input lines CL, CL/in addition to functions of each CM cell and invalidates detection of non- coincidence between the tag data and the retrieval keyword in the corresponding bit according to the control condition signal.例文帳に追加

各ＣＣセルは、各ＣＭセルの機能に加えて、比較条件入力線ＣＬ，ＣＬ／によって予め入力される制御条件信号を保持し、制御条件信号に応じて、対応するビットにおけるタグデータと検索キーワードとの間の不一致検出を無効とする。 - 特許庁

When a word line (WL) and a dummy word line (DWL) are activated and a potential of each line rises by a threshold voltage of access transistors (111 and 141), a main capacitor (112) and a dummy capacitor (143) are electrically connected to the bit lines immediately, and reading of data begins.例文帳に追加

そして、ワード線（ＷＬ）およびダミーワード線（ＤＷＬ）が活性化され、それぞれの電位がアクセストランジスタ（１１１，１４１）の閾値電圧だけ上昇すると、すぐさまメインキャパシタ（１１２）およびダミーキャパシタ（１４３）がビット線に電気的に接続され、データの滲み出しが始まる。 - 特許庁

This device is constituted so that input/output of data is performed in two directions of two side parts 113, 114 being adjacent and orthogonal each other of a square memory cell array in which memory cells are arranged in a matrix state at intersection positions of word lines and bit lines arranged in a lattice state and intersecting orthogonally each other.例文帳に追加

格子状に配列された互いに直交するワード線およびビット線の交差位置にメモリセルがマトリクス状に配置されている方形のメモリセルアレイの、互いに隣接して垂直な２つの縁（辺）部１１３，１１４の２方向にデータの入出力を行うように構成する。 - 特許庁

The memory of the communication unit 2 stores address correspondence information for showing correlation between setting addresses of the respective sensor units 3 set automatically and transmission addresses that show one (bit) for storing results of detection of the sensor units 3 in frame data to be transmitted to the higher-level equipment 4.例文帳に追加

通信ユニット２のメモリには、自動的に設定される各センサユニット３の設定アドレスと、上位機器４に送信するフレームデータにセンサユニット３の検出結果を格納する一（ビット）を示す送信アドレスとの対応関係を示すアドレス対応情報が記憶されている。 - 特許庁

In the case of generating the printing information of an intermediate state, discrimination information necessary for the determination of a compression system is collected, a required compression system is selected on the basis of the collected discrimination information and the compression processing of stored bit map data is performed by using the selected compression system.例文帳に追加

中間状態の印刷情報の生成に際して、圧縮方式の決定に必要な判別情報を収集し、収集した判別情報に基づいて、所望とする圧縮方式を選択し、記憶されたビットマップデータに対して、選択した圧縮方式を用いて圧縮処理を行う。 - 特許庁

A drain or a source of the first transistor TR1 is connected to an input of the first logic gate LG1, the gate of the first transistor TR1 is connected to an output of the first logic gate LG1 and a data reading circuit 11 is connected only to one bit line BL.例文帳に追加

第１のトランジスタＴＲ１のドレイン又はソースと第１の論理ゲートＬＧ１の入力とが接続され、かつ第１のトランジスタＴＲ１のゲートと第１の論理ゲートＬＧ１の出力とが接続されており、更に片方のビット線ＢＬにのみデータ読み出し回路１１が接続される。 - 特許庁

An image processor 1 compares a processing cost in the case of a bit-map form and a processing cost in the case of a run-length form concerning a binarized image to which image processing is to be executed, selects the data form of which processing cost is the lower and executes the image processing to the binarized image with it, and outputs the binarized image that has been processed.例文帳に追加

画像処理装置１は、画像処理を施す２値画像について、ビットマップ形式の場合の処理コストと、ランレングス形式の場合の処理コストとを比較し、処理コストの小さいデータ形式を選択して２値画像に画像処理を施し、処理後の２値画像を出力する。 - 特許庁

A carrier modulation system and interleave size, etc., by every hierarchy is held from a TMCC 121, hierarchical information 122 about the carrier modulation system and number of segments by every hierarchy is outputted to an amplitude phase measuring instrument 130 and a bit error rate measuring instrument 140 in a transmission parameter data (TMCC) setting part 120.例文帳に追加

伝送パラメータデータ(ＴＭＣＣ)設定部120では、ＴＭＣＣ121から、階層ごとのキャリア変調方式やインターリーブサイズなどを保持し、階層ごとのキャリア変調方式とセグメント数の階層情報122を振幅位相測定器130とビット誤り率測定器140に出力する。 - 特許庁

When receiving communication data in bit units used in start-stop synchronous serial communication, "a characteristic frequency division value with hardware characteristics taken into account based on a frequency division value calculated from a reference clock" relative to the number of clock cycles of a "counter clock derived from the reference clock by dividing its frequency" is calculated.例文帳に追加

調歩同期式のシリアル通信に用いられるビット単位の通信データの受信の際に、「基準クロックを分周したカウンタークロック」のカウンタークロック数に対する、「基準クロックから算出される分周値をもとにハード特性を考慮した特性分周値」を計算する。 - 特許庁

The defect analyzing memory 7 is composed of a multi-bit memory having plural data input/output terminals, and the device is provided with a control circuit 6 in which when uncoincidence is detected by the logical comparator 4, and uncoincidence detected signal detected by a test of the present time is added to a signal stored in the defect analyzing memory 7 in a test of the previous time.例文帳に追加

不良解析メモリ７を複数のデータ入出力端子を持つ多ビットメモリで構成し、論理比較器４で不一致が検出されると前回のテストで不良解析メモリ７に記憶させた信号に今回のテストで検出された不一致検出信号を加える。 - 特許庁

A wireless transmitter includes: a rectangular wave signal generating section 2 for generating and outputting a rectangular wave signal S2 in accordance with 1 bit of a data signal D; a pulse width control section 3 for controlling the pulse width of the rectangular wave signal S2 for each rectangular wave signal S2; and a transmission antenna 4 driven by the rectangular wave signal S2.例文帳に追加

データ信号Ｄの１ビットに対応して矩形波信号Ｓ２を生成し出力する矩形波信号生成部２と、矩形波信号Ｓ２のパルス幅を矩形波信号Ｓ２ごとに制御するパルス幅制御部３と、矩形波信号Ｓ２により駆動される送信アンテナ４とを備える。 - 特許庁

In an R-2R resistor circuit network 12, a path where each branched current is made to flow to an integrator capacitor 14 of the next stage and a path where each branched current is made to flow to a low-impedance analog midpoint (ground potential) Vss, and a path can be selected for each branched current by digital control bit data Bn-B_0.例文帳に追加

Ｒ−２Ｒ抵抗回路網１２では、各分岐電流がそれぞれ次段の積分器容量１４に流れる経路と低インピーダンスアナログ中点（グラウンド電位）Ｖｓｓに流れる経路があり、各分岐電流ごとにディジタルコントロールビットデータＢｎ〜Ｂ_0 によって経路選択が可能となっている。 - 特許庁

A load-type counter 2 with a minimum bit width, capable of counting the longest signal length by every kind of signal (SNL) of the TDMA frame is provided, data about the number of SNL status bits is loaded on the counter, counting for the loaded number of bits is performed, compared by a comparing part 3 and a transitional trigger is outputted.例文帳に追加

ＴＤＭＡフレームの信号種別（ＳＮＬ）の最長信号長をカウントできる最小ビット幅のロード式カウンタ２を設け、該カウンタにＳＮＬステータスビット数データをロードし、ロードしたビット数分のカウントを行い、比較部３で比較し移行トリガを出力する。 - 特許庁

At the time of data read-out operation, a word line WL and a column selection signal Y of Vcc voltage are simultaneously activated, minute potential difference is caused in the pair of bit lines, voltage of 1/2 Vcc-Vin is applied to gates of respective N type transistors 63, 64 through respective N type transistors 61, 62 of a reading/writing circuit 6.例文帳に追加

データ読み出し動作時、ワード線ＷＬ及び、Ｖcc電圧のコラム選択信号Ｙが同時に活性化され、前記ビット線対には微小電位差が生じ、読み/書き回路６の各Ｎ型トランジスタ61、62を通じて各Ｎ型トランジスタ63、64のゲートには1/2・Ｖcc−Ｖtnの電圧が印可される。 - 特許庁

A double density mode pixel pattern generating section 422 of a hard circuit configuration adds a binary image subjected to bit map expansion to the code information obtained by the pattern recognition as to the image attended with resolution change and double density processing and receives a main scanning/subscanning double density code to generate correction data through logical arithmetic operations.例文帳に追加

解像度変更：倍密を伴う画像はハード回路構成の倍密モード用画素パターン生成部４２２により、ビットマップ展開された２値画像をパターン認識し得たコード情報に加え、主走査・副走査倍密コードを入力として論理演算で補正データを生成する。 - 特許庁

Supply of word line voltage being boosting voltage being higher than external power source voltage, memory array substrate voltage being negative voltage supplied to a semiconductor substrate, and bit line pre-charge voltage used for reproducing data held in a memory cell are stopped for the prescribed period.例文帳に追加

リフレッシュ動作の終了毎に、外部電源電圧よりも高い昇圧電圧であるワード線電圧、半導体基板に供給する負電圧であるメモリアレイ基板電圧、及びメモリセルに保持されたデータを再生するために用いられるビット線プリチャージ電圧の供給を所定の期間だけ停止する。 - 特許庁

The latch circuit 1 constituted of two inverters connected in inversely parallel so as to operate as a storage element holding data of one bit is a latch circuit for testing a power source which reverses surely a stored and held logic value when power source voltage is dropped from the rated voltage to the prescribed voltage.例文帳に追加

１ビットのデータを保持する記憶素子として働くように逆並列に接続された二つのインバータで構成されるラッチ回路１は、電源電圧が定格電圧から所定の電圧に低下したときに記憶保持する論理値を確実に反転させる電源検査用ラッチ回路である。 - 特許庁

When reception of a multiple PSK modulated wave such as BPSK, QPSK and 8PSK is started, a selector 16A of a demodulation circuit 1A reads high-order 3-bit Δϕ'(3) of phase error data corresponding to I, Q symbol streams from among a phase error table 15-1 of BPSK which is prepared by modulation systems and phase rotating angles.例文帳に追加

BPSK、QPSK、8PSKの多重PSK 被変調波の受信を開始すると、復調回路1Aのセレクタ16A は、変調方式及び位相回転角別に設けた内、BPSK用の１つの位相誤差テーブル15-1からＩ、Ｑシンボルストリームに対応する位相誤差データの上位３ビットΔφ(3) を読み出す。 - 特許庁

A memory device is such of a constitution that the device is provided with an array of resistive memory cells, including multi-bit storage, a counter having an increment step based on ambient temperature during operation, and a refresh circuit refreshing the memory cell, in response to the counter exceeding the preset value, and damages to storage data can be prevented.例文帳に追加

メモリ装置は、マルチビット記憶を含む抵抗メモリセルのアレイと、動作時の周囲温度に基づいた増加幅を有するカウンタと、上記カウンタが予め定められた値を超えたことに応じて、上記メモリセルをリフレッシュする回路とを備え、記憶データの破損を回避できる構成としている。 - 特許庁

Another method changes the cutoff marginal value of a code block at the time of encoding an embedded bit stream by using distortion adaptive weighting and visually optimizes the compression of the image data by increasing a relative loss degree in compression in a high frequency.例文帳に追加

もう１つの方法は、歪み適応重み付けを用いて埋め込みビットストリームの符号化時に符号ブロックの切捨て限界値を変化させ、高い周波数での圧縮における相対的な損失度を増大させることにより画像データの圧縮を視覚的に最適化する。 - 特許庁

A video processing apparatus includes: a character signal generator 2 for generating character signals on the basis of monitor data; and a character superimposing part 1 for superimposing character signals generated by the character signal generator 2 on the least significant bit of color difference signals in video signals input from a camera.例文帳に追加

映像処理装置に、モニタ用のデータに基づいてキャラクタ信号を生成するキャラクタ信号発生器２と、キャラクタ信号発生器２により生成されたキャラクタ信号を、カメラから入力される映像信号の色差信号の最下位ビットに重畳するキャラクタ重畳部１と、を備えた。 - 特許庁

To provide a compound electronic component which is equipped with a capacity element and an inductor pattern and has their capacity precision and inductance precision improved and can have the inductance value easily adjusted as a compound electronic component, which is suitable for a semiconductor laser module capable of communicating a large amount of data by increasing a bit rate.例文帳に追加

ビットレートをより増大させて高速に大容量のデータを通信できる半導体レーザモジュール用として好適な複合電子部品であり、容量素子とインダクタパターンを具備し、これらの容量精度およびインダクタンス精度が向上し、またインダクタンス値を容易に調整できるものとすること。 - 特許庁

A buffer control section 105 makes all the try-state buffers 104-1 to 104-n a signal output state at the time of writing data, makes only a part of (n) pieces of the try-state buffers a signal output state selectively at the time of bit processing, and makes the other try-state buffers high impedance.例文帳に追加

バッファ制御部１０５は、データの書き込み時にはトライステートバッファ１０４−１〜１０４−ｎをすべて信号出力状態にし、ビット処理時にはｎ個のトライステートバッファの一部のみを選択的に信号出力状態にして他のトライステートバッファをハイインピーダンスにする。 - 特許庁