「Bit data」に関連した英語例文の一覧と使い方(127ページ目) - Weblio英語例文検索

The compression method for the BIOS program will not totally compress the entire BIOS program but rather applies compression processing to each size being a greatest common multiple of a block size or each BIOS block unit (8 K bytes, as an example of a 4 M bit flash ROM) by means of Huffman coding, links data after the compression processing to a decrease the size of the program, after compression.例文帳に追加

ＢＩＯＳ全体を纏めて圧縮するのではなく、ＢＩＯＳの各ブロック単位または、ブロックサイズの最大公約数となるサイズ（４ＭビットフラッシュＲＯＭの例では、８Ｋバイト）毎で夫々ハフマン符号化により圧縮処理を行ない、圧縮処理後のデータを連結することでより圧縮後のサイズを小さくする事が可能である。 - 特許庁

Eight-bit luminance data (i) by the pixels of a confocal image obtained from a photodetecting element 19 through a 1st A/D converter 41 are stored in a luminance memory Mi through 1st area circuit 51 of a processor and passed through an image signal generating circuit 59 and a composing circuit 56 to generate a display image signal, which is outputted to a display device 47.例文帳に追加

受光素子１９から第１Ａ／Ｄコンバータ４１を経て得られた共焦点画像の画素ごとの８ビット輝度データｉは、処理装置４６の第１領域回路５１を経て輝度メモリＭｉに記憶され、画像信号生成回路５９及び合成回路５６によって表示用画像信号とされ、表示装置４７に出力される。 - 特許庁

The video/audio receiver 2 is provided with an error information generator 18 for detecting a communication condition on the basis of a signal from the video/audio transmitter 1, and the video/audio transmitter 1 is provided with a transmitter 6 for transmitting the data while variably controlling the bit rate on the basis of the communication condition detected by the video/audio receiver 2.例文帳に追加

映像・音声受信機２は、映像・音声送信機１からの信号に基づいて通信状態を検出するエラー情報生成部１８を備えると共に、映像・音声送信機１は、映像・音声受信機２によって検出された通信状態に基づいて、ビットレートを可変制御しながらデータを伝送する送信部６を備える。 - 特許庁

A peak data reading part 250 obtains output signals of a unit solid or a unit super solid corresponding to the combination of the high-order bit signals of the components of the number N from multiple multi-dimensional LUT parts 154 for dividing and storing the output signals corresponding to the peak of a unit solid or a unit super solid to configure a lookup table in eight-peak units.例文帳に追加

頂点データ読出部250は、ルックアップテーブルを構成する単位立体または単位超立体の頂点に対応する出力信号を八頂点単位に分割記憶するための複数の多次元LUT部154から、N個の成分の上位ビットの信号の組み合せに対応する単位立体または単位超立体の出力信号を取得する。 - 特許庁

The memory array has nonvolatile memory cells, in which a write voltage is applied from a write selection word line according to an address signal in the write operation and also a write current is supplied from a transistor (TR6) switching controlled by a write selection bit line and the parallel write restriction circuit according to logical values of write data.例文帳に追加

メモリアレイは、書き込み動作においてアドレス信号に従って書き込み選択とされるワード線から書き込み電圧が印加され、且つ、書き込みデータの論理値に従って書き込み選択ビット線と並列書き込み制限回路によりスイッチ制御されるトランジスタ（ＴＲ６）から書き込み電流が供給される不揮発性メモリセルを有する。 - 特許庁

Flag signals FLG are set, corresponding to the amount of the sample data accumulated in the RAM 1, and the frequency of system clock signals SCK, generated by a clock- generating circuit 30, is controlled in accordance with the flag signal FLG, so that the speed of decoding operation can be set nearly equal to the input speed of the bit steam BSM.例文帳に追加

ＲＡＭ１のサンプルデータの蓄積量に応じてフラグ信号ＦＬＧを設定し、当該フラグ信号ＦＬＧに従ってクロック発生回路３０によって生成されるシステムクロック信号ＳＣＫの周波数を制御することによって、デコード処理の速度をビットストリームＢＳＭの入力速度とほぼ一致するように制御できる。 - 特許庁

In this state, for example, when bit data are written in a memory transistor Q3 and it is erroneous writing, the transistor Qa for opening and closing to which the erroneous writing is made is turned off, a power source supply path to the memory transistor Q3 is cut off, the memory transistor Q3 is restored to an initial state before writing.例文帳に追加

この状態で、例えば、メモリトランジスタＱ３にビットデータの書き込みを行ったが、それが誤った書き込みであった場合にその誤った書き込みが行われた側の開閉用トランジスタＱａをオフ動作させ、メモリトランジスタＱ３への電源供給路を遮断し、メモリトランジスタＱ３を書き込みが行われる前の初期状態に戻す。 - 特許庁

Abutting and separating information (bit in the midst of CCS operation of control information) showing the abutting and separating circumstances of a cleaning member 231 with respect to an electrifying roller 22 is stored in the data member 52 of an electronic module 5 provided in a photoreceptor cartridge 2, and the abutting and the separating circumstances of the member 231 with respect to the roller 22 are grasped based on the abutting and separating information.例文帳に追加

感光体カートリッジ２に設けられた電子モジュール５のデータメモリ５２には、帯電ローラ２２に対する清掃部材２３１の離当接状況を示す離当接情報（制御情報のＣＣＳ動作中ビット）が記憶されており、この離当接情報に基づき帯電ローラ２２に対する清掃部材２３１の離当接状況が把握される。 - 特許庁

A control part 2f of the personal digital assistant 2 displays an image represented by bit map data associated with user input information, on a display part 2b in a color shown by color information associated with the user input information in the case that information received by an antenna 2a includes the user input information.例文帳に追加

携帯情報端末２の制御部２ｆは、アンテナ２ｃによって受信された情報にユーザ入力情報が含まれている場合に、ユーザ入力情報に関連づけられているビットマップデータによって示される画像をユーザ入力情報に関連づけられている色情報によって示された色で表示部２ｂに表示させる。 - 特許庁

Facsimile equipment includes a communication part capable of performing facsimile communication by a plurality of communication systems, a transmission system discrimination part for discriminating a transmission system from a calling method to a destination and a printing mark adding part for adding the bit map image data of a mark expressing the transmission system discriminated by the transmission system discrimination part to a transmitting image.例文帳に追加

ファクシミリ装置は、複数の通信方式によってファクシミリ通信を行う通信部と、宛先への呼び出し方法から送信方式を判別する送信方式判別部と、該送信方式判別部によって判別された送信方式を表わすマークのビットマップイメージのデータを送信画像に付加する印字マーク付加部と、を有する。 - 特許庁

The image reader is provided with a correction coefficient deciding circuit 4 that decides correction coefficient by each bit in the main scanning direction of white data of a read white reference board before reading an original, a correction coefficient correction circuit 5 that outputs a correction coefficient, and a correction coefficient prediction circuit 6, that generates a correction coefficient value on the basis of the correction coefficient value.例文帳に追加

画像読み取り装置は、原稿読み取り前に読み取った白基準板の白データの主走査方向ビット毎に補正係数値を決定する補正係数決定回路４、補正係数修正値を出力する補正係数修正回路５、補正係数修正値を基に補正係数予測値を生成する補正係数予測回路６を有する。 - 特許庁

When the picture elements which continue in the image data are taken into account, the possibility of higher-order bits becoming equal to each other when a bit plane is disassembled becomes larger and the compression efficiency in binary run length conversion is improved even when the colors largely change (for example, red and blue) by making the indexes of the largely changing colors to have close values.例文帳に追加

画像データ中で連続する画素同士を考えた場合、色としては大きく変化（例えば赤と青）していたとしても、その大きく変化する色のインデックス同士を近い値になるようにしておけば、ビットプレーン分解した場合の上位ビットが等しくなる可能性が大きくなり、２値ランレングス変換における圧縮効率が向上する。 - 特許庁

If any of the modules 1-5 detects the collision, namely, large impact force, the apparatus stops a part of transmissions of other sensor modules, thereby, the apparatus utilizes a period of time in which the bus L is free and outputs data having lengthened bit lengths from the sensor module which has detected this large impact force to the air bag ECU6.例文帳に追加

もしセンサモジュール１〜５のいずれかが衝突すなわち大きな衝撃力を検出した場合には他のセンサモジュールの一部の送信を中止し、これによりシリアルバスＬに空いた時間を利用することによりこの大きな衝撃力を検出したセンサモジュールからビット長を増加したデータをセンターエアバッグＥＣＵ６に出力する。 - 特許庁

In one side of the semiconductor chips, when a write-enable signal WE reading a sector address inputted second is a low level and selected data of the most significant bit of the sector address is a low level, a write-enable signal WE0 and an address receiving signal Add2 are made a low level synchronizing with signal WE, and an address counter receives the two sector addresses.例文帳に追加

一方の半導体チップでは２回目に入力されるセクタアドレスを読み込むライトイネーブル信号ＷＥがローレベル、該セクタアドレスの最上位ビットの選択データがローレベルの場合、この信号ＷＥに同期してライトイネーブル信号ＷＥ０、アドレス受け入れ信号Ａｄｄ２がローレベルとなり、アドレスカウンタが２該セクタアドレスを受け入れる。 - 特許庁

When low-order four-bit contents of scene information SC are changed into '0010', display control data stored in a display ROM and read out of a sub-CPU is switched to slant scanning of a special pattern, namely, slant scanning for executing an offset display position to a display portion in the neighboring column of a special pattern display portion 16B.例文帳に追加

シーン情報ＳＣの下位４ビットの内容が「００１０」へと変化した時、サブＣＰＵ５４から読み出される表示用ＲＯＭ５６格納の表示制御用データは、特別図柄の走査方向を斜め、すなわちオフセット表示位置を特別図柄表示部１６Ｂの隣接する列の表示部へ実行する斜め走査に切り替わる。 - 特許庁

In an ink-jet head device 35 having head elements 11, 12, 13, 14 with a plurality of nozzles 21, 22, 23, 24 arranged, the distance L between the head elements is set at a positive integer multiple of the center distance d of ink dots adjacent to the scan direction formed on a recording medium, and the bit number B of the CPU data minimum access unit.例文帳に追加

複数のノズル２１，２２，２３，２４が配列されたヘッド素子１１，１２，１３，１４を有するインクジェットヘッド装置３５の、上記各ヘッド素子同士の距離Ｌを、記録媒体上に形成される走査する方向に隣接するインクドットの中心距離ｄと、ＣＰＵのデータの最小アクセス単位のビット数Ｂとの積の正整数倍に設定する。 - 特許庁

A multi-function image processing device having a printer function, a copy function and a facsimile function selects subsidiary information to be used for retrieving and editing the integrated document from among subsidiary information respectively extracted from a character area, an image area and a figure area of bit map image data to be used for generating the document and registers the subsidiary information as the metadata of the document.例文帳に追加

プリンタ機能、コピー機能、ファクシミリ機能を有する複合画像処理装置は、統合ドキュメントを生成する元となるビットマップ画像データの文字領域、画像領域、図形領域のそれぞれから抽出した副次情報のうち、統合ドキュメントの検索や編集に用いられるであろう副次情報を選択して統合ドキュメントのメタデータとして登録する。 - 特許庁

A maximum effective noise power spectral density is used as a parameter for controlling the level of reverse link loading, by setting a reverse activity bit (RAB) to signal the access terminals to reduce their data rates in order to minimize interference between the access terminals if the maximum effective noise power spectral density is above a predetermined threshold.例文帳に追加

最大有効雑音電力スペクトル密度が所定の閾値よりも高いときは、アクセス端末間における干渉を最小化するために、アクセス端末に、それらのデータレートを低減することを知らせる逆方向アクティビティビット(ＲＡＢ)をセットすることによって、逆方向リンクのローディングのレベルを制御するパラメータとして、最大有効雑音電力スペクトル密度を使用する。 - 特許庁

The approximate synchronizing CDMA communication system has: a transmitting part which is provided with transmission codes for performing spread processing to each information bit of transmitted data, modulates and transmits carrier waves by a transmission sequence generated based on the spread processing; and a receiving part which demodulates the detected output of a received signal by performing correlation processing by reception codes where the reception codes and the transmission codes are ZCZ codes.例文帳に追加

送信データの各情報ビットに拡散処理を施すための送信符号を備え、その拡散処理に基づいて生成された送信系列により搬送波を変調して送信する送信部と、受信信号の検波出力に対して、受信符号による相関処理を行って復調する受信部とを有し、受信符号および送信符号はＺＣＺ符号である。 - 特許庁

In the programming method, the memory cells belonging to each layer of a YZ plane are programmed to multi-bit data by a shadow program system and when the memory cell in N-th layer (where N is 1 or constant number larger than 1) of the YZ plane is programmed, remaining memory cells of an XZ plane corresponding to the N-th layer are programmed before memory cells of other layers of the YZ plane are programmed.例文帳に追加

本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 - 特許庁

When the first DMA controller 60 performs DMA transfer to the image memory 54 area, the operation of the first DMA controller 60 is temporarily stopped by a pause bit described in descriptor information referred to by the first DMA controller 60, and the second DMA controller 58 which finishes DMA transfer of the image data block to the image memory 54 area is first instructed to restart.例文帳に追加

そこで、当該画像メモリ５４領域に対する第１のＤＭＡコントローラ６０のＤＭＡ転送に際して、第１のＤＭＡコントローラ６０が参照するディスクリプタ情報に記述したポーズビットによってその動作を一時停止させ、当該画像メモリ５４領域の画像データブロックのＤＭＡ転送が終了した第２のＤＭＡコントローラ５８から再開指示を行なわせる。 - 特許庁

A method of controlling a transmission rate has a step in which a radio circuit control station notifies a mobile station of the guaranteed bit rate in the logic channel, and a step in which the mobile station controls the transmission rate of uplink user data without conforming to an instruction of the relative rate control channel transmitted from a cell to which the mobile station is connected.例文帳に追加

本発明に係る伝送速度制御方法は、無線回線制御局が、移動局に対して、論理チャネルにおける補償伝送速度を通知する工程と、移動局が、当該移動局が接続されているセルから送信された相対速度制御チャネルによる指示に従うことなく、上りユーザデータの伝送速度を制御する工程とを有することを要旨とする。 - 特許庁

Thus, since a video image effectively utilizing the number of display pixels to a maximum is displayed on the monitor of each terminal 4, a user of each terminal 4 can reduce a network load between the relay apparatus 3 and each terminal 4 without recognizing that the bit rate has been adjusted by converting the number of pixels of the video image relating to the distribution data S transmitted from the distribution server 1.例文帳に追加

これにより各端末４のモニタには、表示画素数を最大限生かした映像が表示されるから、配信サーバ１から送信された配信データＳに係る映像の画素数が変換されてビットレートが調整されたことを、各端末４の利用者は認識することなく、中継装置３と各端末４との間におけるネットワークの負荷を低減することができる。 - 特許庁

When an image is formed based upon binary bit map data, the image forming method changes image formation conditions of respective dots with predetermined probability to form variation points of high density and variation points of low density so that the relation between the number X of variation points of high density and the number Y of variation points of low density satisfies 0.9≤Y/X≤1.1.例文帳に追加

この画像形成方法は、２値のビットマップデータに基づいて画像形成を行う際に、各ドットの画像形成条件に所定の確率で変動を加えて濃度の高い変動点と濃度の低い変動点を形成し、濃度の高い変動点の個数Ｘと濃度の低い変動点の個数Ｙとの関係が０．９≦Ｙ／Ｘ≦１．１を満足するように変動を加える。 - 特許庁

The present invention is disclosed to facilitate scale and rotation registration for steganographic decoding, to improve techniques for enhancement in decoding without accessing originals which are not coded and robustness of steganographic coding in motion pictures and/or in the presence of lossy compression/tensile, and to represent data with patterned bit cells for making energy in a spatial domain facilitate decoding registration.例文帳に追加

ステガノグラフィ的復号用のスケール及び回転の較正を容易にすること、符号化されていないオリジナルにアクセスすることなく復号するための改善技術と、動画において及び／又は不可逆圧縮／伸張の存在下でステガノグラフィ的符号化の堅牢性を向上すること、その空間領域におけるエネルギが復号での較正を容易にするパターン化ビットセルによってデータを表すこと。 - 特許庁

The data processing system includes a microprocessor and a communication element, capable of communicating with an electronic module for sending a code signal to the microprocessor, and includes a hardware circuit which causes or does not cause the bit order of a word to be reversed as the function of the value of the code signal in the transfer of the word between the electronic module and the microprocessor.例文帳に追加

データ処理システムであって： マイクロプロセッサ；および規約信号をマイクロプロセッサに送るための電子モジュールとの通信が可能な通信素子；を含み、 電子モジュールとマイクロプロセッサとの間での語の転送の際に、規約信号の値の関数として語のビット順序を反転させたりさせなかったりするハードウエア回路を含む、ことを特徴とするデータ処理システム。 - 特許庁

When the maximum effective noise power spectral density is higher than a predetermined threshold, the maximum effective noise power spectral density is used as a parameter for controlling the level of reverse link loading, by setting a reverse activity bit (RAB) so as to inform access terminals to reduce their data rates, in order to minimize the interferences among these access terminals.例文帳に追加

最大有効雑音電力スペクトル密度が所定の閾値よりも高いときは、アクセス端末間における干渉を最小化するために、アクセス端末に、それらのデータレートを低減することを知らせる逆方向アクティビティビット(ＲＡＢ)をセットすることによって、逆方向リンクのローディングのレベルを制御するパラメータとして、最大有効雑音電力スペクトル密度を使用する。 - 特許庁

In the image forming apparatus comprising an analyzing section 23 to analyze at least one kind of page description language and a rendering section 24 to generate bit map data from the analyzing result, a means 254 to extract features from the outlines of the analyzed objects, a means 255 to limit a region to execute fills designated at every object based on the extracted features are equipped.例文帳に追加

少なくとも１種類のページ記述言語を解析する解析部２３と、解析結果からビットマップデータを生成する描画部２４と、を備えた画像形成装置において、解析されたオブジェクトのアウトラインから特徴点を抽出する手段２５４と、抽出した特徴点に基づいて各オブジェクト毎に指定された塗りつぶしを実施する領域を限定する手段２５５と、を備える。 - 特許庁

A register 105 is provided for once storing only those bits of data read out from a RAM 107 which are permitted according to a read permit signal 106 per bit, bits to be written are set in the register 105, the permit signal 106 is set to other bits, the read from the RAM 107 is executed and then the content of the register 105 is written in the RAM 107.例文帳に追加

ＲＡＭ１０７から読み出されたデータをビットごとの読み出し許可信号１０６に従って許可されたビットだけを一旦記憶するレジスタ１０５を備え、書き込みたいビットをレジスタ１０５に設定して、それ以外のビットに許可信号１０６を設定してＲＡＭ１０７からの読み出しを実行し、その後にレジスタ１０５の内容をＲＡＭ１０７に書き込む。 - 特許庁

The processing device in this invention is constituted with a memory unit which can store data, a butterfly arithmetic processing part to perform plural of butterfly arithmetic processing and a processing part to reassemble bits in reverse order which writes result of the plural butterfly arithmetic processing by the butterfly arithmetic processing part into a memory address reassembled in reverse bit order without writing the results of the butterfly arithmetic processing into the memory address in processing sequence.例文帳に追加

本発明の処理装置は、データを記憶可能なメモリと、複数のバタフライ演算処理を行うバタフライ演算処理部と、バタフライ演算処理部による複数のバタフライ演算処理の結果を処理順のメモリのアドレスに書き込まず、ビット逆順の並び替えを行ったメモリのアドレスに該バタフライ演算処理の結果を書き込むビット逆順並び替え処理部とを有する。 - 特許庁

The clock signal generating circuit that applies frequency- division to a system clock, is provided with an adder that sums external input data and a preceding sum result and a storage means that stores the result of sum of this adder synchronously with the system clock and supplies the output to the adder as the preceding sum result, and extracts the most significant bit of the output of the storage means as a clock signal.例文帳に追加

システムクロックを分周してクロック信号を発生させるクロック信号発生回路において、外部入力データと前回の加算結果とを加算する加算器と、この加算器の加算結果をシステムクロックに同期して記憶し出力を加算器に前回の加算結果として供給する記憶手段とを備え、記憶手段の出力の最上位ビットをクロック信号として取り出す。 - 特許庁

The display driver comprises: a digital/analog converter which receives an input voltage lower than a source voltage used in a buffer amplifier for output drive, generates a plurality of reference voltages and selects a reference voltage corresponding to an M (M is a positive integer) bit data signal; and an amplifier which amplifies the reference voltage selected by the digital/analog converter.例文帳に追加

本発明によるディスプレイ駆動装置は、出力駆動用バッファアンプに使用される電源電圧より減少した入力電圧を受け取って基準電圧を生成し、Ｍ（Ｍは、正の整数）ビットのデータ信号に対応する基準電圧を選択するデジタル／アナログ変換部、及びデジタル／アナログ変換部から選択された基準電圧を増幅する増幅部を備える。 - 特許庁

This device is provided with a plurality of kinds of tables for specifying bit planes to be abandoned for each sub-band, and they are properly selected according to a condition such as applied compressibility or the maximum processing time to be guaranteed so that data amounts to be encoded can be arbitrarily set, and that a required processing time can be arbitrarily set for a device with a prescribed processing speed.例文帳に追加

各サブバンド毎に破棄すべきビットプレーンを規定したテーブルを複数種類設け、与えられた圧縮率や保証すべき最大処理時間等の条件に応じて適宜選択することによって符号化すべきデータ量を任意に設定可能であり且つ所定の処理速度の装置に対して任意に所要処理時間を設定可能にした構成である。 - 特許庁

The writing ports 31 receive register identifiers to identify one of the plural registers 160, receive a first signal (one bit of predicate data or a set signal or a reset signal, etc.), transmit the first signal and a decode signal to each of the registers 160, assert the decode signal to be transmitted to the register 160 to be identified by the register identifiers and deassert decode signals to be transmitted to other registers 160.例文帳に追加

該書込ポート(31)は、複数のレジスタ(160)の1つを識別するレジスタ識別子を受信し、第1の信号(1ビットの述語データ又はセット信号又はリセット信号等)を受信し、第1の信号及びデコード信号をレジスタ(160)の各々に送り、レジスタ識別子で識別されるレジスタ(160)へ送られるデコード信号をアサートし、他のレジスタ(160)に送られるデコード信号をデアサートする。 - 特許庁

In synchronism with clock signals generated from polyphase clock generating sections 1, 2 connected in series, with a plurality of delay circuits for delaying the period of an input pixel clock by a time dividing it into eight substantially equal parts, modulating sections 6, 7 generate PWM signals (MOD1, MOD2) corresponding to respective semiconductor lasers based on respective 8 bit pixel data outputted from the decoder 3.例文帳に追加

変調部６，７は、入力する画素クロックの周期を略８等分する時間だけ遅延させる複数の遅延回路を直列に接続した多相クロック発生部１，２から発生されるクロック信号に同期して、デコーダ３から出力される各８ビットの画素データを基に、各半導体レーザに対応するパルス幅変調信号（ＭＯＤ１，ＭＯＤ２）を生成する。 - 特許庁

Furthermore, when a defective block requiring a new replacement block is found while recording or playback data when spare area is full, instead of carrying out linear replacement, the LRC bit is set in the SDL entry along with the location information of the defective block so as to indicate that the corresponding SDL entry is made when the spare area is full.例文帳に追加

さらに、スペア領域がいっぱいである状態でデータの記録または再生を実行している間に、新しい代替ブロックを必要とする欠陥ブロックが見つかったときは、リニア交替を実行するのではなく、スペア領域に空きがなくなったときに対応するＳＤＬエントリが作成されたことを示すように、欠陥ブロックの位置情報と共にＬＲＣビットをＳＤＬエントリに設定する。 - 特許庁

When a prescribed error (prize ball error, full tank error or ball exhaustion error) occurs, the microcomputer 370 for putout control sets a data that enables the computer 560 for game control to recognize the prescribed error by changing the prescribed bit of the reception ACK signal and transmits the reception ACK signal set to the microcomputer 560 for game control as the connection OK command.例文帳に追加

払出制御用マイクロコンピュータ３７０は、所定のエラー（賞球エラー、満タンエラー、球切れエラー）が発生したときに、遊技制御用マイクロコンピュータ５６０が当該所定のエラーを認識可能なデータを、受信ＡＣＫ信号の所定ビットを異ならせることにより設定し、当該設定がなされた受信ＡＣＫ信号を接続ＯＫコマンドとして遊技制御用マイクロコンピュータ５６０に送信する。 - 特許庁

Further, when a defective block which needs a new alternative block is found while data is recorded or reproduced in the filled-up state of a spare area, an LRC bit is set in the SDL entry together with the position information of the defective block so as to indicate the creation of a corresponding SDL entry when there is no room in the spare area.例文帳に追加

さらに、スペア領域がいっぱいである状態でデータの記録または再生を実行している間に、新しい代替ブロックを必要とする欠陥ブロックが見つかったときは、スペア領域に空きがなくなったときに対応するＳＤＬエントリが作成されたことを示すように、欠陥ブロックの位置情報と共にＬＲＣビットがＳＤＬエントリに設定される。 - 特許庁

The camera module 1 directly outputs a digital image output signal S1 picked up by a sensor unit 11 and outputted to an output unit 14 with parallel communication by conversion by an A-D converter 12 to a principal unit 2 and also outputs a digital image output signal S3 from which predetermined subordinate bit data are subtracted to a CPU 13 for adjusting the sensor unit 11 by controlling an actuator.例文帳に追加

カメラモジュール１は、センサ部１１で撮像されＡ／Ｄ変換部１２で変換されてパラレル通信で出力部１４に出力されるデジタル画像出力信号Ｓ１をそのまま本体ユニット２に出力するとともに、アクチュエータ１５を制御してセンサ部１１を調整するＣＰＵ１３に所定の下位ビットデータを間引いたデジタル画像出力信号Ｓ３を出力する。 - 特許庁

In the liquid crystal display device, at least a liquid crystal display electrode, a processing circuit for driving the liquid crystal display electrode and a plurality of gate capacitors storing image data are formed at a liquid crystal display pixel, and an N-bit (N: a positive integer) digital value is held in the gate capacitors and is converted into a time signal to drive the liquid crystal display electrode.例文帳に追加

液晶表示画素に、少なくとも、液晶表示電極と、該液晶表示電極を駆動するための処理回路と、画像データを記憶する複数個のゲート容量とを形成した液晶表示装置とし、前記ゲート容量にＮビット（Ｎは正の整数）のデジタル値を保持し、該デジタル値を時間信号に変換してから液晶表示電極を駆動する液晶表示装置とする。 - 特許庁

The information processing apparatus provided with the plurality of processor cores includes a means for allocating the processing target of each processor core in each first continuous components in data having structure wherein first components whose size is not fixed are continuously arrayed and a bit string indicating the start of the first components is included in the first components.例文帳に追加

複数のプロセッサコアを備えた情報処理装置であって、サイズが固定されない第一の構成要素が連続して配列され、前記第一の構成要素には当該第一の構成要素の開始を示すビット列が含まれる構造を有するデータについて、連続する前記第一の構成要素ごとに、各プロセッサコアの処理の対象を割り当てる割り当て手段を有することにより上記課題を解決する。 - 特許庁

An A/D converter 37 converts control data into a control signal, an LDD 12 generates a drive current corresponding to transmission information of a bit string based on the control signal, an LD 14 receives input of the drive current and transmits an optical signal, an MPD 16 converts the optical signal received from the LD 14 into a voltage signal, and a filter 30 extracts a partial frequency band from the voltage signal.例文帳に追加

Ａ／Ｄ変換器３７は、制御データを制御信号に変換し、ＬＤＤ１２は、ビット列である送信情報に応じた駆動電流を制御信号に基づいて生成し、ＬＤ１４は駆動電流の入力を受けて光信号を送信し、ＭＰＤ１６は、ＬＤ１４から送信された光信号を電圧信号に変換し、フィルタ３０はこの電圧信号から一部の周波数帯域を抽出する。 - 特許庁

The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred.例文帳に追加

ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。 - 特許庁

Efficient constant bit rate(CBR) control is attained where the buffer memory capacity is relaxed by using an algorithm based on a mixture of information relating to the preceding analysis of only several slices (GOS) of the entire pictures at present and/or the preceding analysis of a single slice of a preceding picture and of information relating to actual encoding data of the entire preceding pictures.例文帳に追加

本発明によれば、現在の全体的なピクチャのうちの僅かに数個のスライス(ＧＯＳ)の事前分析及び／又は先行するピクチャの１個のスライスの事前分析に関する情報と先行する全体的なピクチャの実際のエンコーディングデータに関する情報との混合に基づくアルゴリズムを使用することにより、バッファメモリ容量条件を減少させた効率的な定ビットレート(ＣＢＲ)制御を実現することが可能である。 - 特許庁

The device is provided with a plurality of serial analog-digital conversion means 106 for converting signals from a plurality of signal sources to digital signals, a plurality of queue means 107, each queue storing at least one bit data connected to the serial analog-digital conversion means, and a selection means 108 for selectively outputting the signals stored in the plurality of queue means from a common output part.例文帳に追加

複数の信号源からの信号をデジタル信号に変換する複数の逐次変換型アナログ・デジタル変換手段１０６と、逐次変換型アナログ・デジタル変換手段に接続される、少なくとも１ビットのデータを保持する複数の待ち行列手段１０７と、複数の待ち行列手段に保持された信号を共通の出力部から選択的に出力させる選択手段１０８と、を有する。 - 特許庁