「Bit data」に関連した英語例文の一覧と使い方(126ページ目) - Weblio英語例文検索

A bit selection logic or selector 67 selects, on the basis of the ratio of the photo-diode integration time to the stray diffusion integration time, whether or not a random number is to be added to a product of the integration time ratio and stray diffusion overflow pixel data, and a total value of photo-diode pixel values, and when adding the random number, the random number is outputted.例文帳に追加

ビット選択論理またはセレクタ６７は、フォトダイオード集積時間対浮遊拡散集積時間の比率に基づいて、ランダム数を、集積時間比率と浮遊拡散溢出し画素データの積とフォトダイオード画素値の合計値に加算するかを選択し、加算する場合にはランダム数を出力する。 - 特許庁

When a prescribed error (for example, prize ball error, full tank error or ball exhaustion error) occurs to disable the putting out of prize balls, the microcomputer for putout control sets a data indicating the ongoing preparation for putting out the prize balls by changing the prescribed bit of the reception ACK signal and transmits the reception ACK signal set.例文帳に追加

払出制御用マイクロコンピュータは、所定のエラー（例えば、賞球エラー、満タンエラー、球切れエラー）が発生して賞球払出が不可能な状態のときに、賞球払出の準備中である旨を示すデータを、受信ＡＣＫ信号の所定ビットを異ならせることにより設定し、当該設定がなされた受信ＡＣＫ信号を送信する。 - 特許庁

An overlay page is generated and saved and managed in a file part 204 and a CPU 207 expands an overlay page and print data, read out according to an overlay page print indication for the saved and managed overlay page, one over the other in a paint memory 206 and transfers their bit map image to a printer 208.例文帳に追加

オーバーレイページを作成してファイル部２０４上に保存管理し、ＣＰＵ２０７が該保存管理されているオーバーレイページに対するオーバーレイページ印刷指示に基づき読み出されるオーバーレイページとプリントデータとをペイントメモリ２０６上で重畳展開してビットマップイメージをプリンタ２０８に転送する構成を特徴とする。 - 特許庁

Since a 16-bit code being a basic configuration of a PSC and an SSC generated from a code generating circuit 170 as inverse spread codes has a constant repetitive characteristic in positive bits and negative bits, each of 16-sets of the arithmetic circuits can apply correlation processing to received data respectively deviated by one chip.例文帳に追加

コード発生回路１７０が逆拡散コードとして発生するＰＳＣ及びＳＳＣの基本構成である１６ビットコードは、正極性のビットと負極性のビットとの繰り返し特性が一定であるので、１６個の演算回路それぞれにおいて１チップずらした受信データに対して相関処理を行うことができる。 - 特許庁

Inside the instruction code of a fixed length instruction form, at least an operation code field specifying operation contents to the nibble field which is a bit field smaller than the unit size of allocating an address to the address space, an offset field specifying an offset to the nibble field and an immediate data field specifying a source operand are provided.例文帳に追加

固定長命令形式の命令コード内に、少なくとも、アドレス空間へアドレスを割当てる単位サイズよりも小さいビットフィールドであるニブルフィールドに対する操作内容を指定するオペコードフィールド及びこのニブルフィールドに対するオフセットを指定するオフセットフィールド、ソースオペランドを指定するイミディエイトデータフィールドを設ける。 - 特許庁

A printer driver 12 of a host 1 determine the kind (form such as bit map, scan line or bus) of a graphics command to be outputted from the priority of object (character, image or graphics) of the print data in a PDL mode discriminating part 13 and memory capacitance usable for interpreting a PDL and performs the PDL translation in that mode.例文帳に追加

ホスト１のプリンタドライバ１２はＰＤＬモード判定部１３で印刷データのオブジェクト（文字、イメージ、グラフィックス）の優先度とプリンタ２でＰＤＬの解釈に使用し得るメモリ容量とから出力するグラフィックスコマンドの種類（ビットマップ、スキャンライン、パス、等の形式）を決め、そのモードでＰＤＬ変換を行う。 - 特許庁

A storage element (MC) is constituted of four variable resistance elements (VREa-VREd) arranged circularly, write-in bit lines (WBLa, WBLb) and digit lines (DLa, DLb) are current-driven, and a magnetic field having intensity in accordance with data of arithmetic operation and contents of arithmetic operation is applied to the variable resistance element.例文帳に追加

環状に配置される４個の可変抵抗素子（ＶＲＥａ−ＶＲＥｄ）で記憶素子（ＭＣ）を構成し、書込ビット線（ＷＢＬａ，ＷＢＬｂ）およびデジット線（ＤＬａ，ＤＬｂ）を電流駆動して、可変磁性体抵抗素子に演算データおよび演算内容に応じた強度の磁界を印加する。 - 特許庁

A 1-bit signal of serial/parallel converted transmitted data is inputted to a convolutional encoder 2 and is divided into a real part and an imaginary part by a combination of two bits of the output of the convolutional encoder 2 and another signal which is not inputted to the encoder 2, and signal points for sending the real part and the imaginary part are determined independently of each other.例文帳に追加

シリアル／パラレル変換した送信データの内、１ビットの信号を畳み込み符号器２に入力し、その出力の２ビットと畳み込み符号器２に入力しなかった他の信号との組み合わせにより、それぞれ実数部・虚数部に分け、それぞれ独立に送出する信号点を決める。 - 特許庁

By avoiding creation of a matrix by deriving a generation formula of output data, capacity of a memory to be used is decreased and further by avoiding permutation processings, dummy bit fillings and pruning processings, the capacity of a memory to be used for an interleave/deinterleave algorithm is reduced, so that processing steps are simplified and the processing speed can be accelerated.例文帳に追加

出力データの生成式の導出で、行列の生成を回避することによりメモリ使用量が減少し、更に並べ替え処理やダミービットの補填とプルーニング処理を回避することによりインターリーブ／デインターリーブアルゴリズムのメモリ使用量が軽減、処理過程が簡単で処理スペード向上できる。 - 特許庁

The value of the output signal SUM is compared with the maximum value Max and the minimum value Min by a comparator 5, and when the value of the output signal SUM is smaller than the Min, and larger than the Max, the bit data to be outputted by the sigma/delta converter 1 are corrected so as to be not less than the Min, and not more than Max.例文帳に追加

比較部５が出力信号ＳＵＭの値と最大値Ｍａｘおよび最小値Ｍｉｎとを比較し、出力信号ＳＵＭの値がＭｉｎより小さくＭａｘより大きい場合は、シグマデルタ変換部１の出力するビットデータをＭｉｎ以上、Ｍａｘ以下とするべく修正する。 - 特許庁

To provide a method of a frequency hopping of an OFDM symbol which can perform frequency hopping of an OFDM symbol by mapping a type of the subcarrier allocation and setting of a pilot position by referring to a reserved bit in a header of a physical layer, before transmitting a data using an OFDM modulation system.例文帳に追加

ＯＦＤＭ変調方式を用いてデータを伝送する前に、物理層のヘッダー内にある予備ビットを参照して副搬送波を配置する型とパイロットの位置の設定とをマッピングし、ＯＦＤＭシンボルの周波数をホッピングすることが可能なＯＦＤＭシンボルの周波数ホッピング方法を提供する。 - 特許庁

A bit counter 141 counts the number of bits of a second logical value different from a first logical value which is a logical value in a state that a physical block is erased among the bits constituting access data written in nonvolatile memory devices 11-m (m representing any of 0-7) to be accessed or read out from the device 11-m.例文帳に追加

ビットカウンタ１４１は、アクセス対象となる不揮発性メモリデバイス１１-m（ｍは０〜７のいずれか）に書き込まれるまたは当該デバイス１１-mから読み出されるアクセスデータを構成するビットのうち、物理ブロックがイレーズされている状態の論理値である第１の論理値とは異なる、第２の論理値のビットの数をカウントする。 - 特許庁

An intensity/chromaticity conversion process 301 converts to YCC (intensity/chromaticity) 8-bit data, a histogram is made about C1, C2 in step 302, the number of pixels with colors of C1, C2 each blow a specified value, i.e., with colors near gray is counted to calculate the ratio to the total number of pixels in step 303.例文帳に追加

輝度色度変換処理３０１において、ＹＣＣ（輝度色度）８ビットデータに変換され、ステップ３０２においてＣ１とＣ２に関してヒストグラムを作成し、ステップ３０３でＣ１とＣ２のいずれもが所定値以下、すなわちグレーに近い色である画素数をカウントし、全画素数に対する比率を計算する。 - 特許庁

In the communication terminals 1a, 1b, 1c, ..., when recognizing the command of a start bit within a frame configuring receive data signals S1 as the impulse noise of a prescribed time width, terminal CPUs 10a, 10b, 10c, ... in the reception state abandon the command and shift to the transmission state before the transmission standby time elapses.例文帳に追加

通信端末１ａ、１ｂ、１ｃ、・・・において、受信状態の端末ＣＰＵ１０ａ、１０ｂ、１０ｃ、・・・は、受信したデータ信号Ｓ1を構成するフレーム内のスタートビットのコマンドを所定時間幅のインパルス性雑音と認識したとき、このコマンドを破棄して送信待機時間の経過前に送信状態へと遷移する。 - 特許庁

In this image processor provided with an image rotation processor for editing a printed image from print data received from a host device and rotating the printed image, a difference between the unrotated printed image and the rotated printed image is judged in a bit unit from the unrotated printed image.例文帳に追加

本発明は、上位装置より受信する印刷データから印刷画像に編集し、印刷画像を回転処理する画像回転処理装置を備えた画像処理装置において、回転処理前の印刷画像から回転処理前と回転処理後の印刷画像の差違をビット単位で判断することを特徴とする。 - 特許庁

In the case when the solid shaped article is shaped by projecting the image of the sectional shape of the solid shaped article on the surface of the photo-curable resin, an external computer apparatus 120 expresses the sectional shape of the solid shaped article by sectional image data of a bit map style composed of a resolution of 4096×3072.例文帳に追加

光硬化性樹脂の表面に立体造形物の断面形状画像を投影することにより立体造形物を造形する場合において、外部コンピュータ装置１２０は、立体造形物の断面形状を４０９６×３０７２の解像度で構成されたビットマップ形式の断面画像データで表す。 - 特許庁

Since the plurality of processing units configuring a multiprocessor system manage cache lines each of which is stored in the cache memory, status information 105 indicating with which processing unit the tag information composed of a partial bit field of main storage address information and the data of its cache line are shared is stored together with the cache line.例文帳に追加

マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。 - 特許庁

A display drive device comprises: a digital/analog converter which receives input voltage reduced from source voltage, generates reference voltage and selects the reference voltage corresponding to M (M is a positive integer) bit data signal; and an amplifier which amplifies the reference voltage selected by the digital/analog converter.例文帳に追加

本発明によるディスプレイ駆動装置は、電源電圧より減少した入力電圧を受け取って基準電圧を生成し、Ｍ（Ｍは、正の整数）ビットのデータ信号に対応する基準電圧を選択するデジタル／アナログ変換部、及びデジタル／アナログ変換部から選択された基準電圧を増幅する増幅部を備える。 - 特許庁

A CPU 201 transfers a part of output data from an A/D converter 223 determined as processing data bit as regular A/D conversion result data to a RAM 203 together with its corresponding timer value to write these data in a prescribed area.例文帳に追加

鍵あるいは前記ペダルの動作状態において出力されるセンサの検出信号の信号レベル範囲に基づいて、変換センサデータのデータ範囲が予め定めた所定データ範囲となるようにデータ変換を行い、あるいは、センサの検出信号の信号レベル範囲を検出し、変換センサ信号の信号レベル範囲が予め定めた所定信号レベル範囲となるように検出信号の増幅率を変化させて増幅することにより変換センサ信号を生成し、出力するので、後段のデータ処理系のＲＡＭ容量を増大させることなく、処理系で使用するビット長に対して適切なダイナミックレンジを有するセンサデータあるいはセンサ出力信号を得られる。 - 特許庁

To provide a PLL synchronization stabilizing method for a bit free CDR by preventing occurrence of multiple synchronization of a PLL frequency and missynchronization at a 2/3 period equivalent to the frequency for input data so as to avoid unstable control over the input data due to jitter at a low speed.例文帳に追加

本発明は入力データをクロックによりデータを２系統に分けて抽出するデータ抽出部と，位相を１８０度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーＣＤＲのＰＬＬ同期安定化方法に関し，入力データに対してＰＬＬ周波数の逓倍同期や２／３の周期での誤同期を防止し，入力データが低速時のジッタによる制御の不安定を防止することを目的とする。 - 特許庁

This servo frame recorder is provided with: a sector information rearrangement part 21 for rearranging the bit string of the sector information indicated as a binary value; a first composition part 23 for generating composite data by combining the sector information rearranged by the sector information rearrangement part 21 and track information by exclusive OR; and a write part 51 for writing the composite data generated by the first composition part 23 to a servo frame.例文帳に追加

バイナリ値として表わされたセクター情報のビット列の並び替えを行なうセクター情報並び替え部２１と、このセクター情報並び替え部２１によって並び替えられたセクター情報と、トラック情報とを排他的論理和で合成することによって合成データを生成する第１合成部２３と、この第１合成部２３によって生成された合成データをサーボフレームに書き込む書込部５１とをそなえるように構成する。 - 特許庁

A speed conversion section 116 acquires 2nd time information for synchronization management of a moving picture and sound on the basis of a speech conversion request from an external (user) device, newly sets the 2nd time information into 1st time information included in object data separated from a coded bit stream and informs a decoding means 107 of sound object data about a reproduction speed magnification denoted by an external speed conversion request.例文帳に追加

速度変換部１１６は、外部（ユーザ）からの速度変換要求に基づき動画像及び音声の同期管理のための第２の時間情報を取得し、その第２の時間情報を、符号化ビットストリームから分離したオブジェクトデータに含まれる第１の時間情報へ新たに設定し、音声のオブジェクトデータの復号手段１０７に対して、上記外部からの速度変換要求により示される再生速度倍率を通知する。 - 特許庁

To ensure MS stereo on/off control over an input PCM signal and to control a bit allocation amount or frame regions by efficiently allocating respective pieces of encoded data of an Lch (L channel) and an Rch (R channel) without changing an existent format in an audio encoding device which performs stereo audio encoding of an Lch PCM singal and an Rch PCM signal.例文帳に追加

Ｌｃｈ（Ｌチャネル）ＰＣＭ信号と、Ｒｃｈ（Ｒチャネル）ＰＣＭ信号とをステレオオーディオ符号化するオーディオ符号化装置において、既存フォーマットを変更せず、ＬｃｈとＲｃｈとの各符号化データを効率的に割り当てし、入力ＰＣＭ信号についてＭＳステレオオンオフ制御およびビット配分量又はフレーム領域を制御可能とする。 - 特許庁

Data from an input register 10 are inputted to a redundant combinational logic circuit 30, respectively as paired signals comprised of regular bits and redundant bits by a redundant bit encoder 20, and the regular bits of the paired signals outputted from the redundant combinational logic circuit 30 are inputted to an output register which is operated by a forward rotation clock CLK.例文帳に追加

入力レジスタ１０からの各データを冗長ビットエンコーダ２０で正規ビットと冗長ビットからなるペア信号としてそれぞれ冗長組合せ論理回路３０に入力し、その冗長組合せ論理回路３０から出力するペア信号の正規ビットを正転クロックＣＬＫで動作する出力レジスタに入力させる。 - 特許庁

Thus it enables to restore the bytes constitution sent serially with transmitting clock accurately from the clock information at the receiving-side by transmitting serially two kinds of bit-sequence having the same period and the different duty ratio selectively by adjusting to the byte position of a serial data s38 transmitted serially through a shift register 33.例文帳に追加

このように同一周期でデューティ比の異なる２種類のビット列を、シフトレジスタ３３を介してシリアル転送されるシリアルデータｓ３８のバイト位置に合わせて選択的にクロック情報としてシリアル伝送することにより、受信側ではそのクロック情報から送信クロックとシリアル送信されるデータのバイト構成を正しく復元することが可能となる。 - 特許庁

A coding circuit 102 of this data transmitter assembles a plurality of tributary signals demultiplexed by a serial parallel conversion circuit 101 into frames, a parallel serial conversion circuit 104 multiplexes signals that are subject to only bit synchronization among the tributary signals by delay circuits 103 and transmits the multiplexed signal to a transmission line 110.例文帳に追加

データ送信装置１０が、直並列変換回路１０１により多重分離された複数のトリビュタリ信号を符号化回路１０２によりフレーム化し、遅延回路１０３によりトリビュタリ信号間の同期としてビット同期のみをおこなった信号を並直列変換回路１０４により多重化して伝送路１１０上に送信する。 - 特許庁

A sensor ECU 3 of the sensor signal processing apparatus 6 sets the gain of a variable-gain amplifier 9, which amplifies and outputs analog sensor signals, adds information on the setting of the gain as a range bit to data of sensor signals converted from analog into digital form by an A/D converter 10, and outputs it to an ECU 4 for airbags and an ECU 5 for VSC.例文帳に追加

センサ信号処理装置６のセンサＥＣＵ３は、アナログのセンサ信号を増幅して出力する可変ゲインアンプ９のゲインを設定すると共に、Ａ／Ｄ変換器１０によりＡ／Ｄ変換されたセンサ信号のデータに、前記ゲインの設定に関する情報をレンジビットとして付加し、エアバッグ用ＥＣＵ４やＶＳＣ用ＥＣＵ５に出力する。 - 特許庁

Out of a wiring group which forms a first current path that passes through the selected memory cell RMC# and a second current path that passes a selected reference cell RMC# upon data reading, wirings (ground wirings GL1 and GL2, and bit lines BL and /BL) arranged along a different direction from a reference cell RMC are formed with metal wirings having low resistance.例文帳に追加

データ読出時に選択メモリセルＲＭＣ♯を通過する第１の電流経路および選択リファレンスセルＲＭＣ＃を通過する第２の電流経路を形成する配線群のうち、リファレンスセルＲＭＣと異なる方向に沿って配置される配線（接地配線ＧＬ１，ＧＬ２およびビット線ＢＬ，／ＢＬ）は、低抵抗の金属配線で形成される。 - 特許庁

The UWB transmission device is embodied which includes a DPSK conversion unit for creating a bitstream by using a change in data stream, a UWB modulating unit for modulating each bit of the converted bitstreams into UWB pulse having different phases 0 and 1, and an RF module for transmitting the generated UWB pulse series to a radio channel.例文帳に追加

データストリームの変化を用いてビットストリームを作るＤＰＳＫ変換部と、変換されたビットストリームの各ビットを０と１とに異なる位相を有させるＵＷＢパルスに変調させるＵＷＢ変調部、及び変調されたＵＷＢパルス列を無線チャンネルに送信させるＲＦモジュールを含むＵＷＢ送信器を具現する。 - 特許庁

To provide an error correction processing device and an error correction processing method which can easily perform conversion processing of a digital information sequence and a parity bit sequence for error correction to be added to it, to a form responding to a request of a recording and reproduction system and also can shorten recording data length.例文帳に追加

この発明は、デジタル情報系列及びそれに付加する誤り訂正用のパリティビット系列に対して、記録再生系の要求に応じた形態への変換処理を容易に行なうことができ、しかも記録するデータ長も短くし得る誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁

To provide cell arrangement in which data destruction in a memory cell pair of a half-select state, which is concern during write operation of a high reliability mode, is prevented, in a semiconductor memory in which bit reliability of a memory cell can be changed dynamically in accordance with an application and a memory status, stability of operation is secured, and low power consumption and high reliability can be achieved.例文帳に追加

アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できる半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊を防止するセル配置を提供する。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁

This data processor refers to the branch address table by address information provided by addition, by adding the address information expanded by optimization to a value of a register TBR, by optimizing the multiple of multiplying the displacement disp in response to the bit number of the address of regulating the logical address space, when generating the branch address of a first branch command.例文帳に追加

データプロセッサは、第１分岐命令の分岐アドレスを生成するとき、論理アドレス空間を規定するアドレスのビット数に応じてディスプレースメント（ｄｉｓｐ）に乗ずる倍数を最適化し、これによって拡張されたアドレス情報をレジスタ（ＴＢＲ）の値に加算し、加算によって得られたアドレス情報により分岐アドレステーブルを参照する。 - 特許庁

An 8×8 block register 21 where multi-bit image data in block units after quantization is stored is zigzag scanned backward by a search controller 24, and a correction counter 23 is counted up each time effective coefficients are changed or moved in accordance with a correction level, and correction processing is repeated till the counted value reaches a value preliminarily set to a correction level set register 22.例文帳に追加

量子化後のブロック単位の多ビット画像データを格納する８×８ブロックレジスタ２１に対して、サーチ制御装置２４により逆方向ジグザグスキャンを行い、補正レベルに応じて有効係数を変化させたり、移動させるごとに、補正カウンタ２３をカウントアップし、補正レベル設定レジスタ２２に予めセットされた値に到達するまで、補正処理を繰り返す。 - 特許庁

A SS receiver provides a code bit of a reception signal to a synchronization system processing part in which code synchronization acquisition and tracking, carrier frequency acquisition and tracking are performed, and provides all reception signal bits to a detection processing part in which reception data is demodulated after acquiring synchronization, to reduce false synchronization detection due to a variation in amplitude, and to suppress detection performance degradation.例文帳に追加

ＳＳ受信機ではコードの同期捕捉や追尾、キャリア周波数の捕捉や追尾を行う同期系処理部に対して受信信号の符号ビットを渡し、同期獲得後に受信データを復調する検波系処理部に対して全受信信号ビットを渡すことで、振幅変動に起因する同期の誤検出を低減し、また検波性能の劣化を抑える。 - 特許庁

In the case of generating the simulation test bench of a digital LSI circuit with plural input signal lines, test patterns are generated for every input signal line (a step 10), the test patterns with the same input timing are connected by bit connection for at least two or more input lines and the test pattern file to which the data compression is performed is generated (a step 11).例文帳に追加

複数の入力信号線を持つデジタルＬＳＩ回路のシミュレーションテストベンチを生成する場合において、各入力信号線ごとにテストパターンを作成し（ステップ１０）、それらを少なくとも２本以上の入力信号線について、入力するタイミングが同じものをビット連接により接合し、データ圧縮したテストパターンファイルを生成する（ステップ１１）。 - 特許庁

To provide a magnetoresistance RAM (MRAM) of a simple structure by forming a cell array by forming a cell having a simple structure and a small cell size by storing two or more data, by coupling an MTJ (Magnetic Tunnel Junction) between a word line and a P-N diode and further coupling a plurality of cells in a NAND type between a bit line and a cell plate.例文帳に追加

ワードラインとＰ−Ｎダイオードとの間にＭＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を結合して２つ以上のデータを記憶させ、構造が簡単でセルサイズが小さいセルを具現し、さらに、ビットラインとセルプレートとの間に複数個のセルをＮＡＮＤ型に連結してセルアレイを具現することにより、簡単な構造の磁気抵抗ラム（ＭＲＡＭ）を具現する。 - 特許庁

To obtain a DRAM semiconductor memory in which a high speed operation can be realized which securing operation margin by dissolving the restriction of connection relation between a pair of bit lines and a pair of data buses by a column selection gate in a DRAM of a direct sense system, and optimizing independently the internal timing control at the read-out and the internal timing control at the time of write-in.例文帳に追加

ダイレクトセンス方式のＤＲＡＭにおけるコラム選択ゲートによる、ビット線対とデータバス対との接続関係の制約を解消するとともに、読み出し時の内部タイミング制御と書き込み時の内部タイミング制御とを独立して最適化することで、動作マージンを確保しながら高速動作を実現できるＤＲＡＭ半導体記憶装置を提供する。 - 特許庁

Furthermore, when a defective block requiring a new replacement block is found while recording or reproducing data when spare area is full, the LRC bit is set in the SDL entry along with the location information of the defective block so as to indicate that the corresponding SDL entry is made when the spare area is full.例文帳に追加

スペア領域がいっぱいである状態でデータの記録または再生を実行している間に、新しい代替ブロックを必要とする欠陥ブロックが見つかったときは、スペア領域に空きがなくなったときに対応するＳＤＬエントリが作成されたことを示すように、欠陥ブロックの位置情報と共にＬＲＣビットがＳＤＬエントリに設定される。 - 特許庁

In an optical signal receiving device, a switching controller selects a monitoring part as a connecting destination, based on bit rate information a5 corresponding to a transmission system classification sent from a frequency detector 5, and sends the connection control signal for operating the switching unit so that the selected monitoring part is connected to a clock, a data reproducer 3 in a performance monitoring circuit 6.例文帳に追加

パフォーマンスモニタ回路６では、切換制御部が、周波数検出回路５から送られてきた伝送方式種別に対応したビットレート情報ａ5に基づいて、接続先としてのモニタ部を選択し、選択されたモニタ部が、クロック・データ再生回路３と接続されるように、切換部を動作させるための接続制御信号を送る。 - 特許庁

A manufacturing device 20 for an LTCC multilayer substrate includes a stacking section 28 where a plurality of green sheets GS are stacked in order on a conveyance stage 22, and a drawing section 25 which draws a pattern P on a top layer by discharging a droplet D to the top layer based upon bit map data related to the top layer each time a green sheet GS is stacked.例文帳に追加

ＬＴＣＣ多層基板の製造装置２０は、複数のグリーンシートＧＳを順に搬送ステージ２２の上に積層する積層部２８と、グリーンシートＧＳが積層されるたびに最上層に関連付けられたビットマップデータに基づいて最上層に液滴Ｄを吐出して最上層にパターンＰを描画する描画部２５とを有する。 - 特許庁

The program volume is reduced by decreasing the bit length of the instruction code 108 in ROM 101 by determining the actual specification address on RAM 102 from a relative address specifying code value which is contained in the instruction code 108 to access data existing in the RAM 102 and the offset value which is set in an offset register 107 before hand.例文帳に追加

ＲＡＭ１０２上に存在するデータをアクセスする命令コード１０８に含まれる相対アドレス指定コードの値とあらかじめオフセットレジスタ１０７に設定しておいたオフセット値との演算によりＲＡＭ１０２上の実指定アドレスを決定することで、ＲＯＭ１０１上の命令コード１０８のビット長を減らしプログラム容量を削減する。 - 特許庁

The address generator 13 operates in either a first operational mode for generating an address signal corresponding to all addresses of the memory 21, or a second operational mode for generating an address signal so as to form a series of data where each bit of an address input of the memory 21 takes 0 and 1 and different bits once has different signal states.例文帳に追加

アドレス生成器１３は、メモリ２１の全アドレスに対応するアドレス信号を生成する第１動作モードと、メモリ２１のアドレス入力の各ビットが、それぞれ、０と１の両状態をとり、かつ、異なるビット同士が一度は別の信号状態を持つような一連のデータとなるようにアドレス信号を生成する第２動作モードの何れかで動作する。 - 特許庁

An information beam having a prescribed special pattern wherein a margin of an S/N ratio per 1 dot is widened by dividing a plurality of optical elements of a spatial light modulating means into blocks consisting of a plurality of adjacent optical elements and assigning each block to each bit which constitutes data to perform light modulation is recorded in the hologram recording medium.例文帳に追加

ホログラム記録媒体に、空間光変調手段の複数の光学素子を互いに隣接する複数の光学素子からなるブロックに分割し、各ブロックをデータを構成する各ビットに割り当てて光変調することにより、１ドット当たりのＳ／Ｎのマージンを広くした所定の特殊パターンを有する情報光を記録しておく。 - 特許庁

The noise reduction circuit is configured such that a delay circuit is inserted to each bit of each semiconductor to individually shift an inversion timing of output data so as to deviate a peak timing of the transient current momentarily flowing through the output IO buffer thereby reducing a noise due to a sudden change in a power supply voltage and a GND voltage in the inside of each semiconductor.例文帳に追加

半導体の出力の各ビット毎に遅延回路を挿入して出力データの反転のタイミングを個々にずらし、出力ＩＯバッファで瞬間的に流れる過渡電流のピークタイミングをずらすことにより、半導体内部の電源電圧およびＧＮＤ電圧の急変によるノイズを低減させるように構成する。 - 特許庁