「Bit data」に関連した英語例文の一覧と使い方(119ページ目) - Weblio英語例文検索

A shift register of, for example, 32 bit × 5 block is constituted as the shift register according to a block length and a number of blocks, and data of the respective blocks are shifted in the shift register and inputted in a multiplier and an adder respectively to execute a multiple length arithmetic processing.例文帳に追加

ブロック長とブロック数に応じたシフトレジスタとして、例えば３２ビット×５ブロックのシフトレジスタを構成し、各ブロックのデータをシフトレジスタにおいてシフトし、それぞれ乗算器、加算器に入力して、多倍長演算処理を実行する。 - 特許庁

Accordingly, in the case where the signal line for transmitting the data is arranged similarly to the bit array of D4 to D0, when breakage or short-circuit occurs in each signal line, the sub-board can't normally receive the start mark 31 and the end mark 35.例文帳に追加

よって、かかるデータを送信する信号線がＤ４〜Ｄ０のビット配列と同様に配列されていれば、各信号線に断線や短絡がある場合、サブ基板ではスタートマーク３１及びエンドマーク３５を正常に受信することができない。 - 特許庁

A phase comparison circuit 1407 and a phase determination circuit 1408 determine presence/absence of bit delay based on phase difference between a phase of a clock signal at a clock/data reproduction portion 1403 and a phase of a clock signal at the parallelizing portion 1405.例文帳に追加

位相比較回路１４０７および位相判定回路１４０８は、クロック・データ再生部１４０３におけるクロック信号の位相と、並列化部１４０５におけるクロック信号の位相との位相差に基づいてビット遅延の有無を判定する。 - 特許庁

A representative converter of the invention can perform relatively well at bit rates as high as about 40 Gb/s and can be conveniently incorporated into an appropriate integrated device (e.g, an ASIC) for a data transmission system employing duobinary signaling.例文帳に追加

本発明の代表的な変換器は、約４０Ｇｂ／ｓ程度の速いビットレートでも比較的良好に動作でき、またデュオバイナリ信号法を利用するデータ伝送システム向けの適当な集積デバイス（たとえば、ＡＳＩＣ）に好都合に組み込むことができる。 - 特許庁

Data destruction of a normal bit is evaded by equalizing a pre-charge level of a path from a Y pre-gate to a Y gate in a Y group decoding section to the prescribed pre- charge voltage and preventing affecting to a holding state of a sense latch in forced write-in.例文帳に追加

Ｙ系デコード部におけるＹプリゲートからＹゲートに至る経路のプリチャージレベルを所定のプリチャージ電圧に等しくし、強制書き込みにおいて、センスラッチの保持状態に影響を与えないようにして、正常ビットのデータ破壊を回避する。 - 特許庁

A ROM device 1 is provided with: memory cells M00 to M1n from which data are read out depending on impedance between a terminal B connected to bit lines BL0, BL1 and a source terminal S; and source power supply line SL0, SL1 connected to the source terminal S.例文帳に追加

ＲＯＭ装置１は、ビットラインＢＬ０，ＢＬ１に接続される端子Ｂとソース端子Ｓとの間のインピーダンスに応じて、データが読み出されるメモリセルＭ００〜Ｍ１ｎと、ソース端子Ｓに接続されるソース電源ラインＳＬ０，ＳＬ１と、を備えている。 - 特許庁

Used is a serial conversion type AD conversion section 21 equipped with a function for converting an input voltage into 10 bit data by ten time serial comparison of the combination of 10 pieces of weight voltages set in each position of 10 bits with an input voltage.例文帳に追加

１０ビットの各位に設定された１０個のウェイト電圧の組み合わせと、入力電圧との１０回の逐次比較により、入力電圧を１０ビットのデータに変換する機能を備えた逐次変換型のＡＤ変換部２１を用いる。 - 特許庁

A transmission station transmits a transmission (TX) signal, being a common protocol including a bit synchronizing signal, a frame synchronizing signal and an identification data signal or the like for a time Ta, after starting simultaneous/group-calling but transmits no simultaneous/group-calling code.例文帳に追加

送信局は一斉・グループ呼び出し開始後、時間Ｔａの間はビット同期信号、フレーム同期信号、識別データ信号などを含む共通プロトコルである送信（ＴＸ）信号などを送信し、一斉・グループ呼び出しコードを送信しない。 - 特許庁

As compared with conventional designs depicted by using bit map data, the quality of display is upgraded and its visibility can be improved when the regulation information 37 is three- dimensionally displayed, which makes it easier for a user to recognize the regulation information.例文帳に追加

これにより、従来のビットマップデータによって描画される意匠に比して、交通規制情報３７を３次元表示した場合の表示品位を高めて視認性を良好とすることができ、使用者は、交通規制情報を一層認識し易くなる。 - 特許庁

In the case of revising the compression rate, a compression rate revision means 507 reduces a sub band of a high frequency component of the compressed image data or a low-order bit plane so as to increasingly reverse the compression rate of the compressed image.例文帳に追加

その圧縮率を変更する場合には、圧縮率変更手段５０７により、その圧縮されている画像データの高域のサブバンド、或は下位のビットプレーンを削減することにより、その圧縮画像の圧縮率を更に上げるように変更する。 - 特許庁

In respective bit MAC computing circuits 10-1 to 10-3, a serial input signal SDI is multiplied by coefficients C0-C3 of the corresponding digits by an AND 10, a computing result in the previous step given from a data input terminal DI is added thereto.例文帳に追加

各ビット積和演算回路１０-0〜１０-3では、ＡＮＤ１０によってシリアル入力信号ＳＤＩと対応する桁の係数Ｃ０〜Ｃ3との乗算が行われ、これにデータ入力端子ＤＩから与えられる前段での演算結果が加算される。 - 特許庁

To provide an image processing apparatus which can carry out an optimum correcting process by a unit of one or a plurality of pixels of a developed bit map image in any case, and can process at a high speed by restricting a data amount and effectively utilizing memories.例文帳に追加

いかなる場合でも展開されたビットマップイメージの１ないし複数画素単位で最適な補正処理を施すことが可能であるとともに、データ量を抑えてメモリの有効利用を図り、高速処理が可能な画像処理装置を提供する。 - 特許庁

An NPN-type transistor formed on a semiconductor substrate, a resistor which is connected to the source region of the transistor via a conductive plug and bit data "0" or "1" is written in, and a conductive plate contacting with the resistor are provided.例文帳に追加

半導体基板に形成されたＮＰＮ型トランジスタ、前記トランジスタのソース領域と導電性プラグを介して連結されてビットデータ「０」または「１」が書き込まれる抵抗体及び前記抵抗体と接触した導電性プレートを備えるメモリ素子。 - 特許庁

The contents of the conversion table 11 can be changed dynamically, by properly updating the bit length with each setting updated period by a random number and properly setting the segmented data length by a random number.例文帳に追加

なお、変換表１１の内容は、乱数により適宜その長さが設定される更新周期ごとに更新され、また、切り出し長さも乱数により適宜設定された長さに切り出され、これによって変換表１１の内容は動的に変えることができる。 - 特許庁

Data readout is performed by supplying a predetermined readout potential to a readout signal line connected to either a source or a drain of the transistor and then detecting the potential change of a bit line connected to the other of the source or the drain.例文帳に追加

情報の読み出しは、トランジスタのソースまたはドレインの一方と接続された読み出し信号線に、所定の読み出し用の電位を供給し、その後、ソースまたはドレインの他方と接続されたビット線の電位変化を検出することで行う。 - 特許庁

A signal is selected according to an output signal from a logical sum circuit 16A, and an inversion signal is written at the bit position of the RAM 11A during the measurement of the time equivalent to the write time, and the write data are written according to the end of the measurement.例文帳に追加

論理和回路１６Ａからの出力信号により信号が選択されて、ＲＡＭ１１Ａの該当ビット位置に、書き込み時間に相当する時間計測中には反転信号を書き込み、計測終了により書き込みデータを書き込む。 - 特許庁

Since the pulse width of the gradation control signal G# is modulated, the signal Von and the signal Voff are applied to the pixel electrode 118 at the proportion according to the pulse width of the gradation control signal G# if the data bit held by the memory circuit 120 is of H level.例文帳に追加

階調制御信号Ｇ＃は、パルス幅変調されているので、メモリ回路１２０に保持されたデータビットがＨレベルであれば、画素電極１１８には、信号ＶonとＶoffとが階調制御信号Ｇ＃のパルス幅に応じて比率で印加される。 - 特許庁

Thus, although a medium image 710" closely resembling the original medium image 710' is generated when coded data are decoded without referencing the key image, each least significant bit of the medium image 710" indicates the scrambled concealing image 720.例文帳に追加

したがって、このキー画像を参照せずに符号データが復号化されると、元の媒体画像７１０’と酷似する媒体画像７１０”が生成されるが、この媒体画像７１０”の最下位ビットは、スクランブルがかけられた秘匿画像７２０となる。 - 特許庁

To enable high speed data communication using a single series of pseudo noise codes per user while avoiding too a large circuit scale, and also to enable a good bit error rate characteristic even when the received signal is amplified nonlinearly.例文帳に追加

回路規模を余り大きくすることなく、１ユーザ当り１つの擬似雑音符号系列を用いて、高速なデータ通信を行うことが可能で、さらに受信信号が非線形増幅された場合でも、良好なビット誤り率特性を持つこと。 - 特許庁

In the FPU device of a transmission destination, by extracting an orderwire encoding signal from the OFDM frame construction and decoding it, it becomes possible to conduct the orderwire function to realize the voice phone among the FPUs without lowering the bit rate of the video data.例文帳に追加

送信先ＦＰＵ装置では、このＯＦＤＭフレーム構成からオーダーワイヤー符号化信号を抽出して復号化することにより、映像データのビットレートを下げることなく、ＦＰＵ間での音声通話をなすオーダーワイヤー機能が実現可能となる。 - 特許庁

converts the 48-bit Ethernet host address asc from the standard hex-digits-and-colons notation into binary data in network byte order and returns a pointer to it in a statically allocated buffer, which subsequent calls will overwrite. 例文帳に追加

は、標準的な 16進数とコロンの形式で書かれた 48ビットのEthernet ホストアドレス asc を、ネットワークでのバイト順 (byte order)のバイナリデータに変換し、静的に割り当てられたバッファに格納されたデータへのポインタを返す。 このバッファは、これ以降の関数呼び出しで上書きされる。 - JM

The cache memory device which temporarily stores data stored in a main memory rewrites an effective bit of a flag memory corresponding to the entry line of an invalidation scheduled entry address so as to indicate the invalidation of the entry line of the invalidation scheduled entry address.例文帳に追加

本体メモリに記憶されたデータを一時的に記憶するキャッシュメモリ装置は、無効化予定エントリアドレスのエントリのラインに対応するフラグメモリの有効ビットを、無効化予定エントリアドレスのエントリのラインを無効化する旨を示すように、書き換える。 - 特許庁

To provide a waveform generator, a signal generation apparatus therewith, a waveform generation method and a signal generation method that keep phase continuity at connection parts of a waveform pattern sequence while reducing a frequency offset of each bit data.例文帳に追加

各ビットデータの周波数オフセットの発生を低減しつつ、波形パターン列の接続部の位相を連続にすることができる波形発生器及びそれを備えた信号発生装置並びに波形発生方法及び信号発生方法を提供する。 - 特許庁

The arbitration circuit is operated in combination with the arbitration circuit of other crossbar cells associated with the same data output route to selectively modify a voltage on a plurality of bit lines in order to apply an adaptive priority scheme.例文帳に追加

アービトレーション回路は、適応型優先順位スキームを適用するために、同じデータ出力経路と関連する他のクロスバーセルのアービトレーション回路と組み合わせて動作して、該複数のビット線上の電圧を選択的に修正するように動作可能である。 - 特許庁

Though not a common use case, it is worth noting that if you want a button or link within a standard Data Table component (not the new Table component) to submit a virtual form, you must add a bit of extra scripting to the button or link's onClick (or onclick)property.例文帳に追加

一般的なケースではありませんが、標準のデータ表コンポーネント (新しい表コンポーネントではない) 内に仮想フォームを送信するボタンまたはリンクが必要な場合は、ボタンまたはリンクの「onClick」(または「onclick」) プロパティーにスクリプトを追加する必要があります。 - NetBeans

Then the value of the reference register 110 is added, and a bit string outputted from the offset section 112 is added to the start address outputted from the start address table 120 to designate an address of a storage area to/from which data are given/ outputted.例文帳に追加

そして、参照レジスタ１１０の値をインクリメントして、開始アドレステーブル１２０から出力される開始アドレスにオフセット部１１２から出力されるビット列を加算した値により、データを入出力する記憶領域のアドレスを指定する。 - 特許庁

In this way, the EVM is calculated on the basis of the demodulation performance of the actual receiver while using the EVM as an evaluation criterion so as to determine the calculation bit-length of data processed by the calculator on the basis of the pre-measured EVM versus BER characteristics.例文帳に追加

このように、実際の受信装置の復調性能をもとにＥＶＭを計算し、このＥＶＭを評価尺度に用い、予め測定されたＥＶＭ対ＢＥＲ特性に基づいて演算部で処理されるデータの演算ビット長を決定する。 - 特許庁

To prevent a data read error in a nonvolatile semiconductor memory, in which processes are downsized, capacity is increased, and the amount of charge held in each bit is reduced due to voltage reduction, especially in high temperature environment.例文帳に追加

不揮発性半導体メモリでは、プロセスの微細化、搭載容量の増加、低電圧化が進んでビット単位での保持電荷量が減少し、高温下環境などではさらに保持電荷量が低下し、保持データが読み出せないエラーが発生しがちなのを防止する。 - 特許庁

An exclusive OR gate 14 applies exclusive OR arithmetic operation to the random number Nonce with a shared key PMK by each bit, a frame generating section 16 composes an output signal EX-Nonce with other parameters and data to generate a message frame.例文帳に追加

乱数Ｎｏｎｃｅは、排他的論理和ゲート１４で共通鍵ＰＭＫとビット毎に排他的論理和演算され、その出力信号ＥＸ−Ｎｏｎｃｅがフレーム生成部１６で他のパラメータやデータと合成されてメッセージフレームが生成される。 - 特許庁

Image data are stored in a reception image storage means 113 and in this case a CPU 101 recognizes a highest priority bit set by a transmitter side and discriminates an image with highest priority and allows an operation panel to display it and attains the operation above.例文帳に追加

画像データは受信画像記憶手段１１３に記憶され、その際、送信側で設定した最優先ビットを認識し、最優先画像であることをＣＰＵ１０１が判断し、操作パネルに表示するとともに、前記操作を可能とする。 - 特許庁

A second state transition section shifts 3-bit signals N134 to N136 in a direction depending on a value of data 113 in response to the leading of the clock, and outputs the signal subjected to holding and inversion by using the clock to first latch outputs N154 to N156.例文帳に追加

第２の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１３４〜Ｎ１３６を、データ１１３の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１５４〜Ｎ１５６へ出力する。 - 特許庁

When internally winning and having a possibility of getting double Tenpai (next-to-win state) with the left reel 350A stopped, this game machine can reduce the consumption of the memory by using single bit data and execute the slip control for producing the double Tenpai.例文帳に追加

内部当選があり、左リール３５０Ａの停止状態で、ダブルテンパイする可能性がある場合に、単一のビットデータを用いることでメモリ量の消費量を軽減することができ、かつ、ダブルテンパイするように滑り制御を実行することができる。 - 特許庁

The transfer gate 4 is driven by a first transmission control potential 11 so that the transition of a low-level-side bit line can be suppressed at a constant level on data sensing and is driven in a high-conductance state by second transmission control potential V12 (<V11) on restoring.例文帳に追加

トランスファゲート４は、データセンス時は、低レベル側ビット線の遷移が一定レベルで抑えられるような第１の転送制御電位Ｖ１１により駆動され、リストア時は第２の転送制御電位Ｖ１２（＜Ｖ１１）により高コンダクタンス状態に駆動される。 - 特許庁

The printer having the image processing controller and the printing engine has a means, by which the transfer of bit map data from the image processing controller to the printing engine and the sending and receiving of commands and/or statuses between the image processing controller and the printing engine are performed using respective interfaces.例文帳に追加

画像処理コントローラと印刷エンジンを有する印刷装置において、画像処理コントローラから印刷エンジンへのビットマップデータ転送と、画像処理コントローラと印刷エンジン間のコマンド／ステータス送受信を別々のインタフェースで行う手段を有する。 - 特許庁

At that time, the information bit inserted on the base station side is extracted by a code error extracting circuit 312, and if a code error occurs, a code error inserting circuit 314 inverts the code of object data to generate a code error.例文帳に追加

この際、基地局側にて挿入した情報ビットを符号誤り抽出回路３１２にて抽出して、符号誤りが発生している場合は、符号誤り挿入回路３１４にて対象のデータの符号を反転して符号誤りを発生させる。 - 特許庁

A logic circuit 30 is connected to the output of the register circuits 15-19, and computes information indicating whether or not an address inputted from the outside matches with a relief address for relieving a defective bit or the like by using data held in the register circuits 15-19.例文帳に追加

論理回路３０は、レジスタ回路１５〜１９の出力に接続され、レジスタ回路１５〜１９に保持されるデータを用いて外部から入力されたアドレスが不良ビットを救済する救済アドレスに一致するかどうか等の情報を演算する。 - 特許庁

When a decision is made that reception of raster bit image data for 1 pass using first through thirteenth nozzles NZ1-NZ13 for the input image buffer 45a is too late for next print operation, the CPU 43 transmits to that effect.例文帳に追加

前記入力イメージバッファ４５ａに第１〜第１３ノズルＮＺ１〜ＮＺ１３を使った１パス分のラスタビットメージデータの受信が次の印刷動作が行われるまでに間に合わないと判断した場合、ＣＰＵ４３はその旨を送信する。 - 特許庁

A CPU of the transmission unit executes information transmission control (de-framing processing of data to be sent, resolution degrading processing and error correction bit reduction processing) to reduce an arithmetic processing quantity in the reception unit depending on a residual amount of the battery of the reception unit.例文帳に追加

送信ユニットのＣＰＵは、受信ユニットのバッテリー残量に応じて、受信ユニットでの演算処理量を軽減するための情報送信制御（送信するデータのコマ落とし処理や、解像度落とし処理や、エラー訂正ビットの減少処理）を行う。 - 特許庁

Consequently, the wiring length of a bit line in a memory array is shortened and load capacity is reduced, and at the same time, the current consumption can be made constant in data reading or writing from/to memory cells of a variety of addresses within the memory.例文帳に追加

このようにすることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおいて、消費電流を一定にできる。 - 特許庁

A 1-bit A/D converter 12 converts a received signal whose frequency is down-converted to the intermediate frequency into binary data, and a timing oscillator 13 provides an output of a timing signal whose frequency is selected in the vicinity of an intermediate frequency.例文帳に追加

位相抽出回路において、位相変調された受信信号を中間周波数に落とした段階でサンプリングし、その時のサンプリング周波数を中間周波数の近傍に選と、サンプリングデータ列の一箇所に連続部分が出現する。 - 特許庁

A multiplex transmission circuit comprising an input register (304) storing a primary data character of start-stop system to be transmitted, an inputting process of a secondary data character (302) receiving the secondary data character such as status control signals, an output registers (305), a gate (330-332) transferring primary data characters to the output register (305) from the input register (304) when the output register is open and the input register is full, a transfer device (351) transferring a secondary character with given instruction bit to the output register (305) from the secondary data input system when the input register (304) is not full, a means to output data character in the output register to output line (110). 例文帳に追加

送信する調歩式一次データキャラクタを格納する入力レジスタ(304)と、ステータス制御信号等の二次データキャラクタを受入れる二次データキャラクタ入力手段(302)と、……出力レジスタ(305)と、……出力レジスタが空で、入力レジスタが一杯の時一次データキャラクタを入力レジスタ(304)から出力レジスタ(305)へ転送するゲート手段(330～332)と、……入力レジスタ(304)が一杯でない時二次キャラクタを二次データ入力手段からマーク指示ビット等を付与して出力レジスタ(305)へ転送する転送手段(351)と、……出力レジスタ内のデータキャラクタを出力線(110)へ出力する手段とを備えた多重化送信回路。 - 特許庁

When an address generated from the test pattern generating section 105 coincides with a defective address stored in the fail information storing section 108, a checker pattern is inputted to each memory after relieving processing without changing data from the test pattern generating section 105 by using a data scramble section 107 discriminating whether data inputted to a memory is reversed or not in accordance with a value of the least significant bit of a defective address.例文帳に追加

テストパターン生成部１０５から生成されるアドレスがフェイル情報格納部１０８に格納された不良アドレスと一致した場合に、不良アドレスの最下位ビットの値に応じてメモリへのデータ入力を反転させるかどうかを判定するデータスクランブル部１０７を用いることで、テストパターン生成部１０５からのデータを変更することなく、救済処理後の各々のメモリに対して、チェッカーパターンを入力する。 - 特許庁

In this data processor which performs the wavelet transform of input data into a plurality of coefficients generates an embedded code stream to the coefficient and processes coded data of the code stream obtained by performing the binary entropy coding of the embedded code stream, there is provided a means for analyzing the code stream and recording a coded bit which each advantage level imparts to the code stream in a header by every coding unit or/and comprehensively.例文帳に追加

入力データを複数の係数にウェーブレット変換し、該係数に対して埋め込み符号ストリームを生成し、該埋め込み符号ストリームをバイナリエントロピー符号化することで得られる符号ストリームの符号化データを処理するデータ処理装置であって、 前記符号ストリームを分析し、各優位度レベルが前記符号ストリームに与えた符号化ビットを符号化単位毎、又は/及び包括的にヘッダに記録する手段を設ける。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

When the system controller 27 discriminates disk identification data ID from TOC and reproducing mode identification data Im is the second reproducing mode which instructs the reproduction of an audio signal of the same quality as a general CD, the circuit 36 selects the side of a terminal (a) to output audio data D6U of the 16 bit/sample outputted from a CIRC decoder 29.例文帳に追加

一方、システムコントローラ２７がＴＯＣからディスク識別データＩＤを判別し、さらに再生モード識別データＩｍが一般的なＣＤと同様の品質のオーディオ信号の再生を指示する第２の再生モードであることを判別したとき、選択回路３６は端子ａ側を選択し、ＣＩＲＣデコーダ２９から出力される上記１６ビット／サンプルのオーディオデータＤ６Ｕを出力するようになされている。 - 特許庁