「Bit data」に関連した英語例文の一覧と使い方(119ページ目) - Weblio英語例文検索

If there is a bit with different logic (the meaning of "1" or "0") between the input data in the input port 1 and the content in the buffer of the input port 1 formed in the RAM, the result of operation of the exclusive OR of 8 bits is not 00(H).例文帳に追加

入力ポート１の入力データとＲＡＭに形成されている入力ポート１バッファの内容との間で、論理（「１」または「０」の意味）が異なっているビットがあれば、８ビットの排他的論理和の演算結果は００（Ｈ）にはならない。 - 特許庁

Thus, when the signal lines for transmitting the data are arrayed similarly to the bit array of D4-D0, in the case that the respective signal lines are disconnected or short- circuited the start mark 31 and the end mark 35 can not be normally received on the sub substrate.例文帳に追加

よって、かかるデータを送信する信号線がＤ４〜Ｄ０のビット配列と同様に配列されていれば、各信号線に断線や短絡がある場合、サブ基板ではスタートマーク３１及びエンドマーク３５を正常に受信することができない。 - 特許庁

According to the image processor, when the ROP processing is carried out by an image plotting section 12, tag information indicating that the ROP processing has been carried out in an ROP processed area, is added to data, and a bit map image subjected to rendering processing by a rendering section 13 is transferred to a screen processing section 21.例文帳に追加

描画部１２でＲＯＰ処理を行った場合、そのＲＯＰ処理領域についてはＲＯＰ処理を行った旨のタグ情報を付加し、レンダリング部１３でレンダリング処理されたビットマップ画像をスクリーン処理部２１へ渡す。 - 特許庁

Multiple gradations may be realized by allocating three kinds of analog voltages (1st voltage V41, 2nd voltage V42, and 3rd voltage level V43) which are different in voltage level to the respective bits of the two-bit driving data as shown in Fig. (b).例文帳に追加

図４（ｂ）に示したように，２ビット駆動データの各ビットに対して，電圧レベルの異なる３種類のアナログ電圧（第１電圧レベルＶ４１，第２電圧レベルＶ４２，第３電圧レベルＶ４３）を割り当てて，多階調を実現するようにしてもよい。 - 特許庁

The error detection unit 102 investigates whether the CRC bit value included in the received data matches with the read-out CRC value or not, and determines the situation as normal reception if they do, and determines that a communication error occurred if they do not.例文帳に追加

エラー検出部１０２は、受信データに含まれていたＣＲＣビットの値と、読み出したＣＲＣの値とが一致するか否かを調べ、一致するときには正常に受信したと判定し、一致しないときには通信エラーが発生したと判定する。 - 特許庁

A shift register of, for example, 32 bit × 5 block is constituted as the shift register according to a block length and a number of blocks, and data of the respective blocks are shifted in the shift register and inputted in a multiplier and an adder respectively to execute a multiple length arithmetic processing.例文帳に追加

ブロック長とブロック数に応じたシフトレジスタとして、例えば３２ビット×５ブロックのシフトレジスタを構成し、各ブロックのデータをシフトレジスタにおいてシフトし、それぞれ乗算器、加算器に入力して、多倍長演算処理を実行する。 - 特許庁

Respective pseudo-random number bit sequence generators 3a to 3c inside an error-rate measuring apparatus 1 generate transmission data (a) to (c) on the basis of clock pulses which are input from a clock generator 2, and they are output to digital modulation parts 4a to 4c connected at the outside.例文帳に追加

エラーレート測定装置１内の各擬似乱数ビット列発生器３ａ〜ｃは、クロック発生器２から入力されるクロックパルスに基づいて送信データａ〜ｃを生成し、外部に接続されたデジタル変調部４ａ〜ｃに出力する。 - 特許庁

Accordingly, in the case where the signal line for transmitting the data is arranged similarly to the bit array of D4 to D0, when breakage or short-circuit occurs in each signal line, the sub-board can't normally receive the start mark 31 and the end mark 35.例文帳に追加

よって、かかるデータを送信する信号線がＤ４〜Ｄ０のビット配列と同様に配列されていれば、各信号線に断線や短絡がある場合、サブ基板ではスタートマーク３１及びエンドマーク３５を正常に受信することができない。 - 特許庁

A multiplier 3 re-inverts bits (at every other bit) inverted at the time of Manchester encoding in transmission signals by a clock signal reproduced by a clock reproduction circuit 2, and a signal whose polarity is identical with the original data signal of a transmission side is obtained.例文帳に追加

クロック再生回路２によって再生されたクロック信号によって、掛け算器３が、伝送信号のうち、マンチェスタ化する時に反転されているビット（１つおき）を再反転して、送信側の元のデータ信号と同じ極性の信号を得る。 - 特許庁

A sequence of layers of metallic lines includes a layer of bit lines 4 running in a second direction substantially orthogonal to the first direction followed by data lines 6 running in the second direction, and then word lines 8 running in the first direction.例文帳に追加

金属ラインの一連の層は、第１の方向と実質的に直交する第２の方向に走るビット・ライン４の層を含み、その後に、第２の方向に走るデータ・ライン６を含み、そして、次に、第１の方向に走るワード・ライン８を含んで、提供される。 - 特許庁

To provide a recording and reproducing apparatus capable of recording information by a different bit rate depending on features and contents of the information to be recorded in a program or emphasizing the quality of particular data even in the case of one recording object information item.例文帳に追加

１つの記録対象情報においても、その番組内で記録すべき情報の特徴や内容に従う異なるビットレートにより、あるいは特定のデータの品質を重視して、情報を記録可能な記録再生装置を提供する。 - 特許庁

To provide a content distribution system of simple configuration in which distribution of content data can be sustained at an optimal bit rate, even if switching is made to the line of a different communication band during distribution of content from a content distribution server to a client terminal.例文帳に追加

コンテンツ配信サーバからクライアント端末へのコンテンツの配信中に異なる通信帯域の回線に切り替わった際にも、最適なビットレートでコンテンツデータの配信を継続することができ、構成が簡易なコンテンツ配信システムを提供する。 - 特許庁

In a sense amplifier circuit 140, potential detecting parts 150-0 to 150-m arranged for each bit line of capacitor arrays 110, 112 and a data discriminating part 160 used commonly for this potential detecting parts 150-0 to 150-m are made independent.例文帳に追加

この発明は、センスアンプ回路１４０を、キャパシタアレイ１１０、１１２のビット線毎に配置される電位検出部１５０−０〜１５０−ｍと、この電位検出部１５０−０〜１５０−ｍに共通に使用するデータ判別部１６０とに独立させた。 - 特許庁

Also, the image display device is further equipped with a bit discrimination means 3 (reference numeral is commonly used) for discriminating the presence or absence of the bits of all pixels for every color and turns off the solid light source 1 at the timing during the course of the one color modulation period T according to the image data.例文帳に追加

また、色毎に全画素のビットの有無を判別するビット判別手段３（符号兼用）を更に備え、ビットが無いと判別された時に、画像データに応じて１色変調周期Ｔの途中のタイミングで固体光源１をＯＦＦする。 - 特許庁

An input data checking and supplement I/F 101, a bit-line character string preparation I/F 102, an image file preparation I/F 103 and an embedded object preparation IF 104 function for general purpose between the corresponding means 111, 112, 124 and 131, and a system class 20 which utilizes barcodes.例文帳に追加

入力データチェック・補完I/F１０１，ビットライン文字列作成I/F１０２，イメージファイル作成I/F１０３，埋込みオブジェクト作成I/F１０４は、対応する手段１１１，１１２，１２４，１３１と、バーコード利用システムクラス２０との間で汎用的に機能する。 - 特許庁

To realize a semiconductor memory of which area can be reduced more by reducing the number of transistors of a memory cell storing one data, and enabling an interval to be as short as possible between bit lines without causing failure of operation.例文帳に追加

一つのデータを記憶するメモリセルのトランジスタ数を削減し、動作の不具合を生じることなくビット線の間隔を可能な限り短くすることを可能にすることにより、小面積化を図ることができる半導体記憶装置を実現する。 - 特許庁

However, a symbol including a redundant bit is set so as to make a symbol value to be the maximum or minimum value among possible four values, and respective bits of the encoded sound data become a value "0" when the bits show the nonexistence of a component corresponding to the bits.例文帳に追加

ただし、冗長なビットを含むシンボルは、シンボル値が、とり得る４値の最大値又は最小値となるように設定され、また、符号化された音声データの各々のビットは、当該ビットに対応する成分の不存在を示すとき、値“０”をとる。 - 特許庁

A first state transition section shifts 3-bit signals N154 to N156 in a direction depending on a value of data 112 in response to the leading of the clock, and outputs the signal subjected to holding and inversion by using the clock to first latch outputs N134 to N136.例文帳に追加

第１の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１５４〜Ｎ１５６をデータ１１２の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１３４〜Ｎ１３６へ出力する。 - 特許庁

A memory LSI is tested, the number of defect bits are counted for bit map data for each address coordinate, a histogram of the number of defect is made, and wavelet analysis making harl function a base function is performed by assuming the made histogram of the number of defect as a discrete signal.例文帳に追加

メモリＬＳＩを試験し、ビットマップデータに対してアドレス座標毎に不良ビット数をカウントし、不良数ヒストグラムを作成し、作成した不良数ヒストグラムを離散信号とみなして、ハール関数を基底関数としたウェーブレット解析を行う。 - 特許庁

Using the image data of a document read out by means of an image reader 50, emission time of each LED in each exposing unit 33 is evaluated in sixty-four stages and a 6-bit control signal is delivered from a controller 60 to the exposing unit 33.例文帳に追加

画像読取装置５０で読み取った原稿の画像データを用いて、各露光装置３３の各ＬＥＤごとの発光時間を６４段階に評価し、制御装置６０から露光装置３３に６ビットの制御信号として出力する。 - 特許庁

A magnetic element has a magnetically responsive lamination structure with a ferromagnetic free layer separated from a synthetic antiferromagnetic (SAF) layer by a spacer layer and from a sensed data bit stored in an adjacent medium by an air bearing surface (ABS).例文帳に追加

磁気素子は、強磁性自由層が、スペーサ層によって合成反強磁性（ＳＡＦ）層から分離され、かつ空気軸受面（ＡＢＳ）によって隣接する媒体に格納された検知済みデータビットから分離されている磁気反応積層構造を備える。 - 特許庁

To provide a waveform generator, a signal generation apparatus therewith, a waveform generation method and a signal generation method that keep phase continuity at connection parts of a waveform pattern sequence while reducing a frequency offset of each bit data.例文帳に追加

各ビットデータの周波数オフセットの発生を低減しつつ、波形パターン列の接続部の位相を連続にすることができる波形発生器及びそれを備えた信号発生装置並びに波形発生方法及び信号発生方法を提供する。 - 特許庁

The cache memory device which temporarily stores data stored in a main memory rewrites an effective bit of a flag memory corresponding to the entry line of an invalidation scheduled entry address so as to indicate the invalidation of the entry line of the invalidation scheduled entry address.例文帳に追加

本体メモリに記憶されたデータを一時的に記憶するキャッシュメモリ装置は、無効化予定エントリアドレスのエントリのラインに対応するフラグメモリの有効ビットを、無効化予定エントリアドレスのエントリのラインを無効化する旨を示すように、書き換える。 - 特許庁

The arbitration circuit is operated in combination with the arbitration circuit of other crossbar cells associated with the same data output route to selectively modify a voltage on a plurality of bit lines in order to apply an adaptive priority scheme.例文帳に追加

アービトレーション回路は、適応型優先順位スキームを適用するために、同じデータ出力経路と関連する他のクロスバーセルのアービトレーション回路と組み合わせて動作して、該複数のビット線上の電圧を選択的に修正するように動作可能である。 - 特許庁

Though not a common use case, it is worth noting that if you want a button or link within a standard Data Table component (not the new Table component) to submit a virtual form, you must add a bit of extra scripting to the button or link's onClick (or onclick)property.例文帳に追加

一般的なケースではありませんが、標準のデータ表コンポーネント (新しい表コンポーネントではない) 内に仮想フォームを送信するボタンまたはリンクが必要な場合は、ボタンまたはリンクの「onClick」(または「onclick」) プロパティーにスクリプトを追加する必要があります。 - NetBeans

When internally winning and having a possibility of getting double Tenpai (next-to-win state) with the left reel 350A stopped, this game machine can reduce the consumption of the memory by using single bit data and execute the slip control for producing the double Tenpai.例文帳に追加

内部当選があり、左リール３５０Ａの停止状態で、ダブルテンパイする可能性がある場合に、単一のビットデータを用いることでメモリ量の消費量を軽減することができ、かつ、ダブルテンパイするように滑り制御を実行することができる。 - 特許庁

The transfer gate 4 is driven by a first transmission control potential 11 so that the transition of a low-level-side bit line can be suppressed at a constant level on data sensing and is driven in a high-conductance state by second transmission control potential V12 (<V11) on restoring.例文帳に追加

トランスファゲート４は、データセンス時は、低レベル側ビット線の遷移が一定レベルで抑えられるような第１の転送制御電位Ｖ１１により駆動され、リストア時は第２の転送制御電位Ｖ１２（＜Ｖ１１）により高コンダクタンス状態に駆動される。 - 特許庁

A second state transition section shifts 3-bit signals N134 to N136 in a direction depending on a value of data 113 in response to the leading of the clock, and outputs the signal subjected to holding and inversion by using the clock to first latch outputs N154 to N156.例文帳に追加

第２の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１３４〜Ｎ１３６を、データ１１３の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１５４〜Ｎ１５６へ出力する。 - 特許庁

An exclusive OR gate 14 applies exclusive OR arithmetic operation to the random number Nonce with a shared key PMK by each bit, a frame generating section 16 composes an output signal EX-Nonce with other parameters and data to generate a message frame.例文帳に追加

乱数Ｎｏｎｃｅは、排他的論理和ゲート１４で共通鍵ＰＭＫとビット毎に排他的論理和演算され、その出力信号ＥＸ−Ｎｏｎｃｅがフレーム生成部１６で他のパラメータやデータと合成されてメッセージフレームが生成される。 - 特許庁

Image data are stored in a reception image storage means 113 and in this case a CPU 101 recognizes a highest priority bit set by a transmitter side and discriminates an image with highest priority and allows an operation panel to display it and attains the operation above.例文帳に追加

画像データは受信画像記憶手段１１３に記憶され、その際、送信側で設定した最優先ビットを認識し、最優先画像であることをＣＰＵ１０１が判断し、操作パネルに表示するとともに、前記操作を可能とする。 - 特許庁

Then the value of the reference register 110 is added, and a bit string outputted from the offset section 112 is added to the start address outputted from the start address table 120 to designate an address of a storage area to/from which data are given/ outputted.例文帳に追加

そして、参照レジスタ１１０の値をインクリメントして、開始アドレステーブル１２０から出力される開始アドレスにオフセット部１１２から出力されるビット列を加算した値により、データを入出力する記憶領域のアドレスを指定する。 - 特許庁

In this way, the EVM is calculated on the basis of the demodulation performance of the actual receiver while using the EVM as an evaluation criterion so as to determine the calculation bit-length of data processed by the calculator on the basis of the pre-measured EVM versus BER characteristics.例文帳に追加

このように、実際の受信装置の復調性能をもとにＥＶＭを計算し、このＥＶＭを評価尺度に用い、予め測定されたＥＶＭ対ＢＥＲ特性に基づいて演算部で処理されるデータの演算ビット長を決定する。 - 特許庁

To prevent a data read error in a nonvolatile semiconductor memory, in which processes are downsized, capacity is increased, and the amount of charge held in each bit is reduced due to voltage reduction, especially in high temperature environment.例文帳に追加

不揮発性半導体メモリでは、プロセスの微細化、搭載容量の増加、低電圧化が進んでビット単位での保持電荷量が減少し、高温下環境などではさらに保持電荷量が低下し、保持データが読み出せないエラーが発生しがちなのを防止する。 - 特許庁

The printer having the image processing controller and the printing engine has a means, by which the transfer of bit map data from the image processing controller to the printing engine and the sending and receiving of commands and/or statuses between the image processing controller and the printing engine are performed using respective interfaces.例文帳に追加

画像処理コントローラと印刷エンジンを有する印刷装置において、画像処理コントローラから印刷エンジンへのビットマップデータ転送と、画像処理コントローラと印刷エンジン間のコマンド／ステータス送受信を別々のインタフェースで行う手段を有する。 - 特許庁

At that time, the information bit inserted on the base station side is extracted by a code error extracting circuit 312, and if a code error occurs, a code error inserting circuit 314 inverts the code of object data to generate a code error.例文帳に追加

この際、基地局側にて挿入した情報ビットを符号誤り抽出回路３１２にて抽出して、符号誤りが発生している場合は、符号誤り挿入回路３１４にて対象のデータの符号を反転して符号誤りを発生させる。 - 特許庁

A logic circuit 30 is connected to the output of the register circuits 15-19, and computes information indicating whether or not an address inputted from the outside matches with a relief address for relieving a defective bit or the like by using data held in the register circuits 15-19.例文帳に追加

論理回路３０は、レジスタ回路１５〜１９の出力に接続され、レジスタ回路１５〜１９に保持されるデータを用いて外部から入力されたアドレスが不良ビットを救済する救済アドレスに一致するかどうか等の情報を演算する。 - 特許庁

When a decision is made that reception of raster bit image data for 1 pass using first through thirteenth nozzles NZ1-NZ13 for the input image buffer 45a is too late for next print operation, the CPU 43 transmits to that effect.例文帳に追加

前記入力イメージバッファ４５ａに第１〜第１３ノズルＮＺ１〜ＮＺ１３を使った１パス分のラスタビットメージデータの受信が次の印刷動作が行われるまでに間に合わないと判断した場合、ＣＰＵ４３はその旨を送信する。 - 特許庁

A CPU of the transmission unit executes information transmission control (de-framing processing of data to be sent, resolution degrading processing and error correction bit reduction processing) to reduce an arithmetic processing quantity in the reception unit depending on a residual amount of the battery of the reception unit.例文帳に追加

送信ユニットのＣＰＵは、受信ユニットのバッテリー残量に応じて、受信ユニットでの演算処理量を軽減するための情報送信制御（送信するデータのコマ落とし処理や、解像度落とし処理や、エラー訂正ビットの減少処理）を行う。 - 特許庁

Consequently, the wiring length of a bit line in a memory array is shortened and load capacity is reduced, and at the same time, the current consumption can be made constant in data reading or writing from/to memory cells of a variety of addresses within the memory.例文帳に追加

このようにすることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおいて、消費電流を一定にできる。 - 特許庁

A 1-bit A/D converter 12 converts a received signal whose frequency is down-converted to the intermediate frequency into binary data, and a timing oscillator 13 provides an output of a timing signal whose frequency is selected in the vicinity of an intermediate frequency.例文帳に追加

位相抽出回路において、位相変調された受信信号を中間周波数に落とした段階でサンプリングし、その時のサンプリング周波数を中間周波数の近傍に選と、サンプリングデータ列の一箇所に連続部分が出現する。 - 特許庁

A multiplex transmission circuit comprising an input register (304) storing a primary data character of start-stop system to be transmitted, an inputting process of a secondary data character (302) receiving the secondary data character such as status control signals, an output registers (305), a gate (330-332) transferring primary data characters to the output register (305) from the input register (304) when the output register is open and the input register is full, a transfer device (351) transferring a secondary character with given instruction bit to the output register (305) from the secondary data input system when the input register (304) is not full, a means to output data character in the output register to output line (110). 例文帳に追加

送信する調歩式一次データキャラクタを格納する入力レジスタ(304)と、ステータス制御信号等の二次データキャラクタを受入れる二次データキャラクタ入力手段(302)と、……出力レジスタ(305)と、……出力レジスタが空で、入力レジスタが一杯の時一次データキャラクタを入力レジスタ(304)から出力レジスタ(305)へ転送するゲート手段(330～332)と、……入力レジスタ(304)が一杯でない時二次キャラクタを二次データ入力手段からマーク指示ビット等を付与して出力レジスタ(305)へ転送する転送手段(351)と、……出力レジスタ内のデータキャラクタを出力線(110)へ出力する手段とを備えた多重化送信回路。 - 特許庁

In this data processor which performs the wavelet transform of input data into a plurality of coefficients generates an embedded code stream to the coefficient and processes coded data of the code stream obtained by performing the binary entropy coding of the embedded code stream, there is provided a means for analyzing the code stream and recording a coded bit which each advantage level imparts to the code stream in a header by every coding unit or/and comprehensively.例文帳に追加

入力データを複数の係数にウェーブレット変換し、該係数に対して埋め込み符号ストリームを生成し、該埋め込み符号ストリームをバイナリエントロピー符号化することで得られる符号ストリームの符号化データを処理するデータ処理装置であって、 前記符号ストリームを分析し、各優位度レベルが前記符号ストリームに与えた符号化ビットを符号化単位毎、又は/及び包括的にヘッダに記録する手段を設ける。 - 特許庁

When an address generated from the test pattern generating section 105 coincides with a defective address stored in the fail information storing section 108, a checker pattern is inputted to each memory after relieving processing without changing data from the test pattern generating section 105 by using a data scramble section 107 discriminating whether data inputted to a memory is reversed or not in accordance with a value of the least significant bit of a defective address.例文帳に追加

テストパターン生成部１０５から生成されるアドレスがフェイル情報格納部１０８に格納された不良アドレスと一致した場合に、不良アドレスの最下位ビットの値に応じてメモリへのデータ入力を反転させるかどうかを判定するデータスクランブル部１０７を用いることで、テストパターン生成部１０５からのデータを変更することなく、救済処理後の各々のメモリに対して、チェッカーパターンを入力する。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

When the system controller 27 discriminates disk identification data ID from TOC and reproducing mode identification data Im is the second reproducing mode which instructs the reproduction of an audio signal of the same quality as a general CD, the circuit 36 selects the side of a terminal (a) to output audio data D6U of the 16 bit/sample outputted from a CIRC decoder 29.例文帳に追加

一方、システムコントローラ２７がＴＯＣからディスク識別データＩＤを判別し、さらに再生モード識別データＩｍが一般的なＣＤと同様の品質のオーディオ信号の再生を指示する第２の再生モードであることを判別したとき、選択回路３６は端子ａ側を選択し、ＣＩＲＣデコーダ２９から出力される上記１６ビット／サンプルのオーディオデータＤ６Ｕを出力するようになされている。 - 特許庁