「Bit data」に関連した英語例文の一覧と使い方(124ページ目) - Weblio英語例文検索

In a memory cell array 2, a plurality of word lines WLp are arranged for selecting memory cells 1 in the row direction thereof and also read bit line pairs RBLt, RBLc are arranged for reading out data from the memory cells 1 in the direction orthogonal to the word lines WLp.例文帳に追加

メモリセルアレイ２には、メモリセル１を行方向において選択するため複数のワード線ＷＬｐが配列されると共にと、メモリセル１からのデータ読み出しを行うためワード線ＷＬｐと直交する方向に読み出しビット線対ＲＢＬｔ、ＲＢＬｃが配列される。 - 特許庁

An OLT (optical line termination) is provided with a frame scrutinization unit 16 which detects an idle signal which repeats periodical fixed bit pattern from a down signal to an ONU (optical network unit) and a dummy frame producer 17 which inserts the dummy frame filled with scramble data with respect to the idle signal detected by the frame scrutinization unit 16.例文帳に追加

ＯＬＴが、ＯＮＵへの下り信号から周期的な固定ビットパターンを繰り返すアイドル信号を検出するフレーム精査部１６と、フレーム精査部１６により検出されたアイドル信号に対してスクランブルデータを充填したダミーフレームを挿入するダミーフレーム生成部１７とを備える。 - 特許庁

A pulse current amplitude value applied to the write element of a magnetic head to be tested is set to an un-saturation state current value with which a magnetic field having magnitude in which magnetic moment included in one bit region does not become a saturation state is generated, test data is written, and asymmetry A_asym is measured.例文帳に追加

被試験磁気ヘッドのライト素子に印加するパルス電流振幅値を１ビット領域に含まれる磁気モーメントが飽和状態とならない大きさの磁界を発生させる未飽和状態電流値に設定してテストデータを書き込み、非対称性Ｂ_asymを計測する。 - 特許庁

A write signal generation part 220 is provided with a modulation signal generation part 224 for generating a laser modulation signal on the basis of image data and a line buffer memory group 226 consisting of 8-bit FIFO memories for coarse adjustment of the write timing of the laser modulation signal from the modulation signal generation part 224.例文帳に追加

書込信号生成部220 は、画像データに基づいてレーザ変調信号を生成する変調信号生成部224 と、複数のラインバッファメモリ226aを有し、変調信号生成部224 からのレーザ変調信号に対して、書込タイミングを粗調整する８ビットFIFOメモリからなるラインバッファメモリ群226 とを備える。 - 特許庁

The printing control section 15 controls the print head 5 along the bit map image data developed in the editing region and to perform printing by each one line and a motor control section 14 controls a stepping motor 7 to convey a label in a sub-scanning direction by each distance corresponding to one dot.例文帳に追加

印刷制御部１５は、編集領域に展開されたビットマップイメージデータに従って印刷ヘッド５を制御し、１ラインずつ印刷を行うと同時に、モータ制御部１４がステッピングモータ７を制御して１ドット分に対応する距離ずつラベルを副走査方向に搬送する。 - 特許庁

When a file end command (c) is received via a terminal 7, a multiplexing/file generating unit 5c reads data from the one-frame buffers 5a, 5b a sequence end code (f) is attached to the end of the video bit stream from the one-frame buffer 5a, the result is multiplexed and the file is outputted.例文帳に追加

端子７を経てファイル終了コマンドｃが入力すると、多重化・ファイル生成ユニット５ｃは、前記１フレームバッファ５ａ、５ｂからデータを読み取り、１フレームバッファ５ａからのビデオビットストリームの最後に、シーケンス終了コードｆを付加し、多重化してファイル出力する。 - 特許庁

In this DRAM, after amplification of potential difference of non-bit lines (BL_j+1, /BL_j+1) is performed by a sense amplifier (5_j+1), (/BL_j) is driven to a potential in accordance with write-in data for selection memory cells (MC_i,_j).例文帳に追加

本発明によるＤＲＡＭでは、非選択ビット線（ＢＬ_ｊ＋１、／ＢＬ_ｊ＋１）の電位差の増幅がセンスアンプ（５_ｊ＋１）によって行われた後、ライトバッファ（８）によって選択ビット線（ＢＬ_ｊ、／ＢＬ_ｊ）が選択メモリセル（ＭＣ_ｉ，ｊ）への書き込みデータに応じた電位に駆動される。 - 特許庁

The radar apparatus for vehicle is provided with a zero-cross comparator 95 for outputting comparison signals indicating two different states for every channel as a configuration to replace a conventional A/D conversion circuit and an integration part 77 for integrating one-bit digital data for every channel as a configuration to replace a conventional integration circuit.例文帳に追加

従来のＡ／Ｄ変換回路に代わる構成として、２つの異なる状態を示す比較信号をチャンネル毎に出力するゼロクロスコンパレータ９５を備え、また、従来の積算回路に代わる構成として、１ビットのデジタルデータをチャンネル毎に積算する積算部７７を備えている。 - 特許庁

Wiring 66A having the grounding potential is inserted between reference current wiring 65 for supplying a reference current to functional blocks (one-bit DCC circuit areas 63) and gradation digital data wiring 68 and storage timing signal wiring 64, in positions where they vertically cross.例文帳に追加

さらに、機能ブロック（１ビットＤＣＣ回路領域６３）に基準電流を供給する基準電流配線６５と、諧調デジタルデータ配線６８および記憶タイミング信号配線６４とが、上下にクロスする箇所では、それらの間に、接地電位の配線６６Ａが挿入されている。 - 特許庁

If the polarization direction of the ferroelectric layer 130 responsive to 0 or 1 is decided in advance and the polarization direction is controlled for each region below the upper electrodes 150, 160, then it is possible to write 2 bit data to one FET-type ferroelectric memory cell 100.例文帳に追加

０又は１に対応させる強誘電体層１３０の分極方向を決めておき、各上部電極１５０、１６０の下方領域毎に分極方向を制御すれば、１つのＦＥＴ型強誘電体メモリセル１００に２ビットのデータを書き込むことができる。 - 特許庁

When storing a plurality of data to the storage area L2 of a nonvolatile memory cell MC1 and the storage area L1 of a nonvolatile memory cell MC2 in a memory cell array 12, a first control circuit 200 closes a switch circuit SW52 to output a prescribed write level VCCW to a bit line BL2.例文帳に追加

メモリセルアレイ１２内の不揮発性メモリセルＭＣ１の記憶領域Ｌ２と不揮発性メモリセルＭＣ２の記憶領域Ｌ１とに複数のデータを記憶するとき、第１制御回路２００はスイッチ回路ＳＷ５２をオンさせ、所定の書込電位ＶＣＣＷをビット線ＢＬ２に出力する。 - 特許庁

An information processor 103 determines a communication network to be used for communication with a wireless AV station 101 and automatically controls the transmission rate (bit rate) of data to be transmitted from the wireless AV station 101 to the information processor 103, in accordance with the determined communication network.例文帳に追加

情報処理装置１０３は、ワイヤレスＡＶステーション１０１との通信に使用すべき通信ネットワークを決定し、その決定した通信ネットワークに応じて、ワイヤレスＡＶステーション１０１から情報処理装置１０３に送信されるべきデータの伝送レート（ビットレート）を自動的に制御する。 - 特許庁

When a drawing part 13 carries out a rendering process, in the case where the valid/invalid information is invalid, the bit map image and attribute information are written into a band buffer 14 with the use of attribute information added to the image without using the single attribute information in the intermediate code image data.例文帳に追加

描画部１３がレンダリング処理を行う際に、有効／無効情報が無効である場合には、中間コード画像データ中の単一の属性情報を利用せず、イメージに付加されている属性情報を用いてバンドバッファ１４にビットマップイメージと属性情報を書き込む。 - 特許庁

In a copy mode to copy the stream data to the flash memory 32 from an HDD 34, the write management part 44 confirms whether or not there is sufficient free space to read at a bit rate of the stream to be copied in the flash memory 30, and performs copying when there is a sufficient free space.例文帳に追加

ＨＤＤ３４からフラッシュメモリ３２にストリームデータをコピーするコピーモードでは、書込み管理部４４は、コピーしようとするストリームのビットレートで読み出し可能な充分な空き容量がフラッシュメモリ３０にあるかどうかを確認し、存在すれば、コピーを実行させる。 - 特許庁

Timing signals are generated by a first path which is used to read data from the dummy cell 22a using the dummy bit lines DBL and XDBL and a second path having a different delay characteristic with respect to the first path and either one of the timing signals are used for the timing control of the control circuit 18.例文帳に追加

ダミービット線ＤＢＬ，ＸＤＢＬを使用してダミーセル２２ａからデータを読み出すための第１のパスと、該第１のパスとは異なるディレイ特性を持つ第２のパスとでタイミング信号を生成し、該各タイミング信号のいずれか一方を制御回路１８のタイミング制御に使用する。 - 特許庁

To put it concretely, a transmission time of the reference bit in the satellite is determined and added to propagation delay related to the satellite, to thereby acquire an action time, and the anticipated navigation data are applied to a GPS signal transmitted by the satellite in a GPS receiver or a WAG client.例文帳に追加

具体的には、衛星における基準ビットの送信時間が決定され、その衛星に関連する伝播遅延に加えられてアクション時間を得、ＧＰＳ受信器またはＷＡＧクライアントにおいて、衛星によって送信されたＧＰＳ信号に、予想されるナビゲーションデータを適用する。 - 特許庁

A control circuit 7a inputs frequency division number setting data, which are inputted to a frequency divider circuit 2, extracts (n) pieces of bits from a predetermined prescribed part in these data and outputs the gain control signal 13 to the gain switcher 6 so that the gain switcher 6 can switch the loop gain by controlling the switch elements corresponding to bit constitution of the extracted bits.例文帳に追加

制御回路７ａは、分周回路２に入力される分周数設定データを入力して、このデータのあらかじめ決められた所定部分からｎ個のビットを抽出し、抽出したビットのビット構成に応じて利得切替器６がスイッチ素子を制御してループ利得を切り替えるように利得切替器６に利得制御信号１３を出力する。 - 特許庁

In this data recording method for recording a first unit RU arranged continuously on a recording medium and composed of first data composed of video or sound, and management information for managing one or more first units RU, the management information includes the minimum reproduction time (minimum duration of record-unit) and a maximum bit rate (maximum bitrate or record-unit) of the first unit RU.例文帳に追加

記録媒体上で連続的に配置され、映像又は音声からなる第１のデータによって構成される第１のユニットＲＵと、前記第１のユニットＲＵを１個以上管理する管理情報とを、記録媒体に記録するデータ記録方法であって、前記管理情報が、前記第１のユニットＲＵの最小の再生時間(Minimum duration of record-unit)および最大のビットレート(Maximum bitrate or record-unit)を含むものである。 - 特許庁

A correction circuit 13 is operated synchronously with other prescribed bit change pattern in operating timing control data CKP to set various image pick-up conditions, such as selection of an exposure time and switching of a read speed of pixel charges, depending on any reference clock signal among reference clock signals CLK1, CLK2, CLK3, etc., and contents of pattern selection data PS.例文帳に追加

補正回路１３は、動作タイミング制御データＣＫＰのうちの他の所定ビットの変化パターンに同期して動作するようになっており、基準クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３…の内のいずれか１つの基準クロック信号とパターン選択デ−タＰＳの内容に応じて、露光時間の選択や、画素電荷の読出し速度の切換え等、種々の撮像条件を設定することができるようになっている。 - 特許庁

While the drive circuit carries a current to the storage element through the access transistor by applying a voltage between the bit line BL and the plate line in the first operation of writing and erasure of data to the memory cell MC, applies a voltage opposite to the voltage in the first operation between the well and the plate line PL in the second operation of the writing and the erasure of the data.例文帳に追加

駆動回路は、メモリセルＭＣへのデータの書き込みと消去の一方（第１動作）でビット線ＢＬとプレート線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流し、データの書き込みと消去の他方（第２動作）においては、第１動作での前記電圧と逆向きの電圧を前記ウェルと前記プレート線ＰＬとの間に印加する。 - 特許庁

In procedure of reading out data written in a ferroelectric capacitor CFe of a ferroelectric memory cell MFe, first voltage for increasing quantity of polarization of the ferroelectric capacitor CFe is applied to the ferroelectric capacitor CFe, after that, a series of read-out voltage for inducing a potential in accordance with the data in a bit line BL is applied to the ferroelectric capacitor CFe.例文帳に追加

強誘電体メモリセルＭＦｅの強誘電体キャパシタＣＦｅに書き込まれたデータを読み出す手順において、強誘電体キャパシタＣＦｅの分極量を増加させるための第１の電圧を、強誘電体キャパシタＣＦｅに印加し、そのあとに、上記データに応じた電位をビットラインＢＬに誘起させるための一連の読み出し電圧を、強誘電体キャパシタＣＦｅに印加する。 - 特許庁

The sound output device 1 having a baseband processing part 12 for outputting the digital audio signal based on a first transmission format is provided with a conversion circuit 13 for converting an audio data signal so that the digital audio signal comprising the audio data signal, an LR channel selection signal, and a bit clock has a format based on a second transmission format different from the first transmission format.例文帳に追加

第一の伝送フォーマットに基づいたデジタルオーディオ信号を出力するベースバンド処理部１２を有する音声出力装置１において、オーディオデータ信号、ＬＲチャンネル選択信号及びビットクロックからなるデジタルオーディオ信号が、第一の伝送フォーマットと異なる第二の伝送フォーマットに基づいた形式となるようにオーディオデータ信号を変換する変換回路１３を備える。 - 特許庁

The modulator includes a direct modulation synthesizer circuit, a reference frequency oscillator for providing an input reference signal to the direct modulation synthesizer circuit for locking the carrier frequency to a stable frequency, and a pre-emphasis unit for receiving data bits and for producing a modulating signal for direct modulation of the direct modulation synthesizer circuit, the modulation signal having data bit dependent voltage levels.例文帳に追加

直接変調シンセサイザ回路と、搬送周波数を、ある安定した周波数にロックするために、直接変調シンセサイザ回路に入力基準信号を供給するための基準周波数発振器と、データ・ビットを受信し、直接変調シンセサイザ回路の直接変調のための、データ・ビット依存電圧レベルを有する変調信号を生成するためのプリエンファシス・ユニットとを含む変調器。 - 特許庁

The semiconductor memory device includes a scrambler configured to output a control signal enabled when an address is an address for accessing a memory cell of a complementary bit line, a write selector configured to selectively transmit data of a write path in response to the control signal, and a read selector configured to selectively transmit data of a read path in response to the control signal.例文帳に追加

本発明に係る半導体メモリ装置は、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備える。 - 特許庁

Since the contents of the additional transmission data can be attached to the transmission signal only by changing states of the error detection bit in the transmission signal, the contents of the additional transmission data as well as contents themselves of the transmission signal can be transmitted without changing a transmission signal transmitting method from the existing transmitting method and without adding a new channel.例文帳に追加

送信信号における誤り検出ビットの状態を変更するだけで、追加の送信データの内容を送信信号に付加することができるので、送信信号の送信方法を既存の送信方法から変更することなく、また新たなチャネルを追加することなく送信信号の内容自体の他に追加の送信データの内容を伝送することができる。 - 特許庁

On this page stream, a partial picture list composed of at least one group of partial picture data displaying the partial picture by bit map data, etc., which is a part of the display contents of one screen, and display mode information such as an XY coordinate showing a display position, and control information describing an instruction to be executed according to an input signal are described.例文帳に追加

前記ページストリームには、１画面の表示内容の一部である部分画像をビットマップデータなどで表した部分画像データと、その表示位置を表すＸＹ座標などの表示態様情報との少なくとも１つの組からなる部分画像リストと、入力信号に対応して実行されるべき命令が記述された制御情報とが記述されている。 - 特許庁

The printer comprises a means for storing print information from a host computer, a means for analyzing the data to develop image data, a means for detecting completion of print processing, a means for accessing and diagnosing a memory area, a means for attaching an error correction code when a failure bit is searched, and a table for managing the address of a failed word.例文帳に追加

ホストコンピュータからの印字情報を格納する手段、前記データを解析して画像データに展開する手段、印字処理が終了したことを検出する手段、メモリ領域をアクセスして診断を行う手段、故障ビットを探知した場合には誤り訂正用の符号を付加する手段、および前記の故障ワードのアドレスを管理する管理テーブルを備えたことを特徴とする印刷装置。 - 特許庁

The output current source 13-1 is provided with a D-A converter for outputting analog voltage by dividing external adjustable reference voltages Vref 1-1, Vref 2-1 according to n-bit gradation data 14-1, and a current supply source for varying the supply current according to the analog voltages and also outputting the supply current to the data line S-1.例文帳に追加

一出力電流源１３−１は、外部から調整可能な基準電圧Ｖｒｅｆ１−１，Ｖｒｅｆ２−１をｎビット階調データ１４−１に応じて分圧することによりアナログ電圧を出力するＤＡコンバータと、アナログ電圧に応じて供給電流を変化させるとともにデータ線Ｓ−１へ供給電流を出力する供給電流源とを備えている。 - 特許庁

A transmission apparatus 2 transmits, before each of data signals each comprising a 8-bit MAC frame, a reference signal including pulses whose number corresponds to each MAC frame number a receiver 3 recovers a clock used for sampling on the basis of the received reference signal pulses, recognizes the frame number by counting the pulses, and cross-references the recognized frame number with the data signal received for every 8 bits.例文帳に追加

送信装置２において、ＭＡＣフレームの８ビットごとのデータ信号の前に、そのＭＡＣフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置３において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、８ビットごとに受信するデータ信号と対応付ける。 - 特許庁

Situations of the number of bit errors and the intensity of a reception electric field in traveling a certain zone are previously stored in a known data storage device 200 along with positional information, and the transmission power control part controls the transmission power of the transmission part based on the known data, whereby radio communication can be executed by transmission power complying with a transmission quality environment at the present location where a train travels.例文帳に追加

一定の区間を走行したときのビット誤り数や受信電界強度の状況を位置情報とともに既知データ記憶装置２００に記憶させておき、この既知データに基づいて送信電力制御部が送信部の送信電力を制御することで、列車が走行している現在位置の伝送品質環境に適合した送信電力で無線通信することができる。 - 特許庁

To correctly discriminate and assemble a P format and to prevent occurrence of deviation in data in assembled frames on the occurrence of an error in bits in an SAR header including a CSI bit of an AAL 1 cell or in the case insertion of a dummy cell with respect to a band control system used when a consecutive data row transferred with divisions by cells of the AAL 1 format is received and assembled.例文帳に追加

本発明はＡＡＬ１フォーマットのセルによって分割して転送された連続データ列を受信して組立てる際の帯域制御方式に関し，ＡＡＬ１セルのＣＳＩビットを含んだＳＡＲヘッダに複数ビットのエラーの発生時や，ダミーセルの挿入時にも正しくＰフォーマットを判定して組立を行ってフレーム内のデータにずれが生じることを防ぐことを目的とする。 - 特許庁

The method of erasing data of the SONOS memory device is characterised in that the data are erased by injecting hot holes that are generated by high electric field between at least one of the first electrode and the second electrode both connected with at least one bit line and a gate electrode connected with a wordline, into a nitride film through a tunnel oxide film energy barrier.例文帳に追加

少なくとも一つのビットラインに接続された第１及び第２電極のうち少なくとも一つの電極とワードラインに接続されたゲート電極間の高電界によって発生するホットホールがトンネル酸化膜エネルギー障壁を越えて窒化膜に注入されることによってデータが消去されることを特徴とするＳＯＮＯＳメモリ素子のデータ消去方法である。 - 特許庁

When image-coding data is re-coded and distributed at a bit rate selected according to access from a user, the user is identified whether he is a member or nonmember, and a value of coding parameter used in re- coding is limited to the nonmember user, and while high-speed processing is realized, low quality image re-coding data is formed and distributed.例文帳に追加

ユーザからのアクセスに応じて選択されたビットレートに画像符号化データを再符号化して配信する際に、そのユーザが会員か非会員かを識別して、非会員のユーザに対しては、再符号化時に用いる符号化パラメータの値を制限することにより、高速処理を実現しつつ、低品質な画像再符号化データを生成してユーザに配信するという構成を採る。 - 特許庁

To quickly measure and display on-time or off-time of an arbitrary on-pulse or off-pulse on a pulse train waveform in displaying a pulse train waveform corresponding to a series of time-series bit data related to each of a plurality of variables collected by a data collection unit on a screen of an image display unit by, for example, arranging the waveform over a plurality of lines.例文帳に追加

データ収集ユニットにて収集された複数の変数のそれそれに関する一連の時系列ビットデータに相当するパルス列波形を、画像表示器の画面上に例えば複数行にわたり並べて表示させる場合において、パルス列波形上において任意のオンパルス又はオフパルスのオン時間又はオフ時間を素早く計測して表示させること。 - 特許庁

The method includes a step (a) of encoding multimedia data in a multimedia digital system, a step (b) of multiplexing the multimedia data encoded in the step (a) into a prescribed unit including a header and a payload, and a step (c) of attaching at least one bit or more to the header of the multiplexed prescribed unit in the step (b) to set an error protection code.例文帳に追加

マルチメディアデジタルシステムにおいて、（ａ）マルチメディアデータを符号化する過程と、（ｂ）前記（ａ）過程において符号化されたマルチメディアデータを、ヘッダとペイロードを含む所定単位に多重化する過程と、（ｃ）前記（ｂ）過程において多重化された所定単位のヘッダに少なくとも一つ以上のビットを付加して、エラープロテクションコードに設定する過程とを含むことを特徴とする。 - 特許庁

The cache memory has a primary cache memory 11 which has primary ways WAY0 and WAY1 containing data and address with bit LRU0 and 1, circuit 13 for determination of the above WAYs as old way which is not accessed for the most long time, and a circuit 14 for control the primary cache by inverting only the bit (bit LRU0 or LRU1) in the above old way.例文帳に追加

０または１の値をとるビットＬＲＵ０、ビットＬＲＵ１とともに、データおよびアドレスをそれぞれ保持する二つの一次ウェイＷＡＹ０および一次ウェイＷＡＹ１を有する一次キャッシュメモリ１１と、ビットＬＲＵ０、ビットＬＲＵ１のパターンに基づいて、一次ウェイＷＡＹ０、一次ウェイＷＡＹ１のうちいずれのウェイが、時間的に最も長い間アクセスされていないデータを保持するオールドウェイであるかを判定する一次オールドウェイ判定回路１３と、オールドウェイがアクセスされた場合、当該オールドウェイに保持されているビット（ビットＬＲＵ０またはビットＬＲＵ１）のみを反転せる一次キャッシュ制御回路１４とを備えている。 - 特許庁

The method comprises assigning at least one access point identifier to each user and exchanging between the first and second layers one or more set-up messages, each message containing a data compression/decompression algorithm identifier, a set of parameters for the identified algorithm, and a bit map of access point identifiers, where the bit map indicates those access point identifiers which are to make use of the identified algorithm and those which are not.例文帳に追加

該方法は、少なくとも１つのアクセス・ポイント識別子を各ユーザーに割り当てるステップと、前記第１及び第２の層の間で１つまたはそれ以上の設定メッセージを交換するステップとを含み、各メッセージが、データ圧縮／解凍アルゴリズム識別子と、識別されたアルゴリズムについての１セットのパラメータと、さらに、ビット・マップが、識別されたアルゴリズムを利用するアクセス・ポイント識別子と、該アルゴリズムを利用しないアクセス・ポイント識別子とを示す場合には、前記アクセス・ポイント識別子のビット・マップとを含む。 - 特許庁

To a data receiver having received a multicast participation request, whether the packet is a transferrable packet is judged with reference to setting of the marker bit 502 of the packet to control duplication and transfer, and the need of decoding and discarding an undesired frame is eliminated in a data receiver side, so that moving image multicast stream encoded by a MPEG method can be surely reproduced.例文帳に追加

また、マルチキャスト参加要求のあったデータ受信装置に対しては、パケットのマーカービット５０２の設定を参照して転送可能なパケットか否かを判定してパケットの複製及び転送を制御するようにして、データ受信装置側で、不要なフレームを復号して廃棄する必要をなくし、ＭＰＥＧ方式にて符号化された動画像マルチキャストストリーム再生を確実に実行できるようにする。 - 特許庁

A PE 10 of the SIMD microprocessor has two shifter pairs 12 each comprising a PSH 12a and a BSH 12b when an ALU (Arithmetic and Logic Unit) 14 has independently operable ALU(L) 14a and ALU(H) 14b, and has shift data selection circuits 13 performing selection and bit expansion of data output from the shifter pairs 12 correspondingly to each the ALU.例文帳に追加

ＳＩＭＤ型マイクロプロセッサのＰＥ１０において、ＡＬＵ１４がＡＬＵ（Ｌ）１４ａ、ＡＬＵ（Ｈ）１４ｂと２つに分割して動作させることが可能な構成になっているときに、ＰＳＨ１２ａとＢＳＨ１２ｂとから構成されシフタ対１２を２つ備えるとともに、シフタ対１２から出力されたデータを選択およびビット拡張を行うシフトデータ選択回路１３を各ＡＬＵに対応して備えた。 - 特許庁

Each of the memory cells is targeted for writing by applying a common gate voltage to each gate terminal of the memory cells through word lines, and simultaneously writing a plurality of data having different values mutually in each of the memory cells by simultaneously applying the writing voltages corresponding to writing data respectively through the bit lines to drain-source terminals of the two or more memory cells targeted for writing.例文帳に追加

ワード線を介して該メモリセルの各々のゲート端子に共通のゲート電圧を印加して当該メモリセルの各々を書き込み対象とするとともに、書き込み対象とされた２以上のメモリセルのドレイン−ソース端子間に該ビット線を介して各書き込みデータに対応した書き込み電圧を同時に印加して当該メモリセルの各々に互いにデータ値の異なる複数のデータを同時に書き込む。 - 特許庁

This semiconductor memory device is provided with a first non-volatile memory 14 having a first external interface and capable of recording one bit data in one memory cell; a second non-volatile memory 12 having a test terminal interface and capable of recording a plurality of data in one memory cell; and a control means 13 having a second external interface and for controlling a physical status inside the second non-volatile memory.例文帳に追加

半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、テスト端子インターフェイスを有し１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３とを具備する。 - 特許庁

The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set.例文帳に追加

本発明の電荷トラップ型の３−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１〜第３ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。 - 特許庁

This information encoding device is equipped with a ring buffer 10, to which (n)-bit data including a terminating code can be inputted in parallel, n/2 number of convolutional encoding circuits which perform convolutional encoding of the bits of even-numbered inputted data of the ring buffer 10, and multiplexers 17 to 19 which input the bits generated by the respective convolutional encoding circuits and outputs them sequentially serial.例文帳に追加

本発明の情報符号化装置は、終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のリングバッファ１０と、リングバッファ１０の偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の畳込み符号化回路１１〜１６と、各畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサ１７〜１９とを備える。 - 特許庁

To obtain a semiconductor storage device in which a conventional circuit easily prevents malfunction such as output noise and latch data break, output delay, etc., due to the data lines of a reading system from a pair of bit lines to an output buffer being influenced by the noise generated by the operation of a peripheral circuit without adding an unnecessary control circuit and an unnecessary layout for noise measurement and deterioration of a memory circuit.例文帳に追加

余分な制御回路やノイズ対策用の不要なレイアウトの追加、及びメモリ回路の性能を劣化させることなく、ビット線対から出力バッファまでの読み出し系のデータ線が、周辺回路の動作により引き起こされるノイズによって影響を受け、出力ノイズ、ラッチデータの破壊又は出力遅延といった誤動作を防止することが、既存の回路で容易にできる半導体記憶装置を得る。 - 特許庁

This memory device comprises memory cells 20 provided with a first structure and a second structure being able to be in a storage state, a means for reconfiguring the memories between a first mode in which the storage states of the first and the second structure indicate respectively first and second data bits and a second mode in which the some data bit is indicated by combination of the storage states.例文帳に追加

メモリ装置であって、それぞれ、記憶状態が可能な第１の構造及び第２の構造を備える記憶セル（２０）と、前記第１及び第２の構造の前記記憶状態が、それぞれ、第１及び第２のデータ・ビットを表わす第１のモードと、前記記憶状態の組み合わせによって、あるデータ・ビットを表す第２のモードとの間で、前記メモリを再構成するための手段が含まれている、メモリ装置。 - 特許庁