「Bit data」に関連した英語例文の一覧と使い方(97ページ目) - Weblio英語例文検索

Whenever the mother substrate 2A is replaced, nozzle data showing the position of the usable nozzle is created and 18-bit using nozzle data showing the position of the nozzles used continuously is prepared.例文帳に追加

そして、マザー基板２Ａが取り替えられた毎に、使用可能なノズルの位置を示すノズルデータを作成し、そのノズルデータに基づいて、１８個の連続した使用可能なノズルの位置を示す１８ビットの使用ノズルデータを作成するようにした。 - 特許庁

Subsequently, the CPU 1 controls a platen control section 7 and a head control section 9 based on detection data from a sheet sensor control section 11 to print the bit map image data developed into the print area of the RAM 3 onto a predetermined print sheet.例文帳に追加

次に、ＣＰＵ１は、用紙センサ制御部１１からの検出データに基づいてプラテン制御部７およびヘッド制御部９を制御し、ＲＡＭ３の印字エリアに展開されたビットマップイメージデータを所定の印字用紙に印字する。 - 特許庁

The drive processing circuits (21, 23, and 24) drive a display panel (3) in response to the background image bit map data (5) and character pixel data (25) to display a composite image of the characters and background image on a display panel (3).例文帳に追加

駆動処理回路（２１，２３，２４）は，背景画像ビットマップデータ（５）と文字用画素データ（２５）とに応答して表示パネル（３）を駆動することによって，前記文字と前記背景画像との合成画像を表示パネル（３）に表示する。 - 特許庁

When both the addresses do not match, on the other hand, ordinary data read operation is performed from the side of other Bport different from the Aport, where the data are latched, and on the side of the Aport, the precharge operation of the bit line is performed at the same time.例文帳に追加

一方、両アドレスが不一致の場合は、データがラッチされているＡｐｏｒｔとは別のＢｐｏｒｔ側から通常のデータ読み出し動作を行い、同時にＡｐｏｒｔ側ではビット線のプリチャージ動作を行う。 - 特許庁

A multiplier MU0 multiplies a pattern bit value of each position of the hatching pattern data of the memory H and a pixel value included in binary input image data expressing the pixel value of each position by 0 or 1 at every corresponding position respectively.例文帳に追加

乗算器ＭＵ０は、メモリＨのハッチングパターンデータの各位置のパターンビット値と、０又は１によって各位置の画素値が表された２値の入力画像データに含まれる画素値とを、それぞれ対応する位置毎に乗算する。 - 特許庁

A video signal is converted into SF-designated data to be stored in a memory, and an SF bit designating a display state of a pixel in each of the sixteen sub-fields sf1 to sf16 is output on the basis of the stored SF-designated data.例文帳に追加

映像信号をＳＦ指定データに変換してメモリーに記憶する一方、記憶したＳＦ指定データに基づき、１６個のサブフィールドｓｆ１〜ｓｆ１６のそれぞれにおいて画素の表示状態を指定するＳＦビットを出力する。 - 特許庁

A top down approach involves initializing a data tree based on the bit depth of the data; splitting a bin to form two separate bins based on a predetermined splitting condition; and repeating the splitting step until a terminating condition is achieved.例文帳に追加

トップ・ダウン手法は、データのビット深度に基づいてデータのツリーを初期化し、所定の分割条件に基づいてビンを分割して２つの別々のビンを形成し、終了条件に到達するまで分割段階を繰り返す、ことを含む。 - 特許庁

The sub-program successively generates vectors defined in a closed region in an-dimensional space according to the encryption key and generates cipher data by performing a logical operation between original text data and the generated vectors by the unit of bit.例文帳に追加

副プログラムは暗号化キーに従って、ｎ次元の空間の閉領域内に定義されたベクトルを逐次的に生成し、原文データと前記生成されたベクトルとの論理演算をビット単位で行って暗号文データを生成する。 - 特許庁

Packet-0 error detection software continuously receives teletext data from a teletext signal restoration device 13, detects whether or not a two-bit error occurs in teletext data of packet 0 and transmits error information Er if detected.例文帳に追加

パケット０エラー検出ソフトウェア４２は、テレテキスト信号復元装置１３からのテレテキストデータを連続して受けて、パケット０のテレテキストデータに２ビットエラーが生じたか否かを検出し、その検出時にエラー情報Ｅｒを送信する。 - 特許庁

The bit reproducing method of an asymmetric data channel in which data are demodulated by a demodulator includes the step of detecting the runlength violation before demodulation and the step of correcting the detected runlength violation before the demodulation.例文帳に追加

本発明によると、データが復調器により復調される非対称データチャネルのビット再生方法において、復調前に、ランレングス違反を検出するステップと、復調前に、検出したランレングス違反を訂正するステップとを有する。 - 特許庁

A turbo decoder 6 compares a present data in repeated decoding processings with a previous data and outputs unmatched information, such as unmatched bit number, etc., and sends it to a terminal I/F section 7 and packet flow/resending control section 10.例文帳に追加

ターボデコーダ６では、繰り返し復号処理における今回のデータと前回のデータとを比較して不一致となるビット数等の不一致情報を出力し、端末Ｉ／Ｆ部７及びパケットフロー・再送制御部１０に送る。 - 特許庁

Data to be stored are stored in a pair of memory cells by complementary data and a pair of these memory cells are connected to a pair of bit lines BL and /BL connected to a common sense amplifier SA in response to the selection of a word line WL.例文帳に追加

記憶すべきデータを相補データで１対のメモリセルに記憶し、その１対のメモリセルが、ワード線WLの選択に応答して共通のセンスアンプSAに接続される１対のビット線BL、/BLに接続されるように構成することを特徴とする。 - 特許庁

The inband signal insertion/branching block 22 extracts a part held by the marks 113 from a bit string of data of the regular packet 112 and restores the regular packet 112 to a data string at an original state without insertion on the receiving side.例文帳に追加

インバンド信号挿入／分岐ブロック２２は受信側において、マーク１１３ではさまれた部分を通常のパケット１１２のデータのビット列から抜き取り、通常のパケット１１２を挿入のなかった元の状態のデータ列に再生する。 - 特許庁

A transmission data creation section 14 creates a fixed symbol pattern from a bit string to be transmitted so as to approximately fix an amplitude of each symbol point and when measuring a transmission output, transmits data to a transmission section 12 in the fixed symbol pattern.例文帳に追加

送信データ作成部１４では、送信するビット列により、各シンボル点の振幅がほぼ一定となるように固定のシンボルパターンを作成し、送信出力測定時にはこのパターンで送信部１２にデータ送信を行う。 - 特許庁

To correct the contour of a character or the like and paired dots in the peripheral area of the contour in the image data processing unit, where image quality is enhanced by correcting a jaggy contour of image data expanded in a bit map.例文帳に追加

ビットマップに展開の画像データに対して輪郭線のジャギーを補正して画質の向上を図る画像データ処理装置の、文字などの輪郭線の補正と同時に輪郭線の周辺領域の対ドット補正を可能とする。 - 特許庁

A comparator CMP compares ones of (n) input data 1 with one another only once for the first time so as to select (i) (n>=i) input data in the descending order of values, and one-bit comparison results, i.e. comparison results of (n-1) bits are found.例文帳に追加

ｎ個の入力データのうち、値の大きいほうからi（n>=i）個選択するために、データ１個毎に、最初の１回だけ各データの大小の比較を比較器CMPで行い、それぞれ１ビットの比較結果、合計（n-1）ビットの比較結果を求める。 - 特許庁

A split point deciding means 107 calculates the position for splitting the data of the terminal (split point) based on transfer speed and bit rate, and the data on and after the split point are deleted to assure the remaining capacity of the memory 103 of the terminal 101.例文帳に追加

分割ポイント決定手段１０７が転送速度やビットレートから端末のデータを分割する位置（分割ポイント）を算出し、分割ポイント以降のデータを削除することで端末１０１のメモリ１０３の空き容量を確保する。 - 特許庁

Then each bit (digit) value of the divided data is extracted (S102), the extracted values are arranged in a prescribed sequence such as G8, R8, B8, G7, R7, B7, G6, R6 (S103), and the monochrome image is displayed in data in 8-bits arranged in this way (S104).例文帳に追加

そして分級したデータの各ビット（桁）の値を抽出し（Ｓ１０２）、抽出した値を所定の順序、例えばＧ８，Ｒ８，Ｂ８，Ｇ７，Ｒ７，Ｂ７，Ｇ６，Ｒ６となるように配列し（Ｓ１０３）、配列した８ビットのデータにてモノクローム画像を示す（Ｓ１０４）。 - 特許庁

In the case of reverse reproduction, a buffer management section 110 supplies only data of a required frame for data decoding from the bit buffer 102 to a decoding section 105 on the basis of the head address of each frame stored in the address storage section 106.例文帳に追加

逆再生時には、バッファ管理部１１０が、前記アドレス保持部１０６に記憶された各フレームの先頭アドレスに基いて、データデコードに必要なフレームのデータのみをビットバッファ１０２からデコード部１０５に供給する。 - 特許庁

The nonvolatile memory element is provided with a string selection transistor, a plurality of memory transistors and a ground selection transistor between a bit line and a common source line, and is capable of erasing data in the plurality of memory transistors by applying an erasing voltage to the bit line or the common source line.例文帳に追加

本発明は、ビットラインと共通ソースラインとの間にストリング選択トランジスタ、複数のメモリトランジスタ及び接地選択トランジスタを備え、ビットラインまたは共通ソースラインに消去電圧を印加して、複数のメモリトランジスタのデータを消去できる不揮発性メモリ素子である。 - 特許庁

The electronic program guide using the entire screen has a background for constituting a portion other than a column showing contents of programs, channels and time on the basis of one screen or a plurality of bit maps, and exchanges bit map data 5 having different designs in the background on the basis of a viewing time.例文帳に追加

画面全体を使う電子番組表で、番組内容とチャンネルと時間を表示する欄以外の部分を1画面または複数のビットマップをもとに構成する背景を有し、視聴している時間をもとに前記背景のデザインの違うビットマップデータ５を交換する。 - 特許庁

In a read operation, the memory controller reads sector bit map values stored in the memory area, indicated by a pointer, and selectively reads at least one sector among many sectors forming a page of an external nonvolatile memory based on the read sector bit map values by a random data output operation.例文帳に追加

メモリコントローラは、読み取り動作時、ポインタが指示するメモリ領域に保存されたセクタビットマップ値を読み取り、該読み取られたセクタビットマップ値に基づいて外部の不揮発性メモリのページを構成する多数のセクタのうち、少なくとも一つのセクタをランダムデータ出力動作で選択的に読み取る。 - 特許庁

An RLL decoding section 20 is provided with a regular decoder 21 which conducts decoding based on a prescribed relationship that represents the rule of the RLL code and an irregular decoder 22 which conducts decoding without daring the changed bit and the bits before or after the bit in the RLL data as decoded non-object bits.例文帳に追加

ＲＬＬデコード部２０は、ＲＬＬ符号の規約を表す所定の関係に基づいてデコードする正規デコーダ２１と、ＲＬＬデータにおける変化ビットとその前または後のビットをデコード非対象ビットとしてケアしないでデコードする不正規デコーダ２２とを備えている。 - 特許庁

To generate a secondary code bit stream with little image quality deterioration by distributing a code quantity in a optimum picture so as to uniformize the image quality in the case of applying re-coding to a primary coding bit stream where image data before compression coding are not in existence.例文帳に追加

圧縮符号化される以前の画像データが存在しない１次符号化ビットストリームについて再符号化を行う場合に、画質が均一になるような最適なピクチャー内符号量配分を行い、画質劣化の少ない２次符号化ビットストリーム作成することを可能とする。 - 特許庁

Each charge circuit 50 precharges only a bit line pair BL/BLB of a selection target to be selected by the address AD to a VDD level on the basis of the precharge signal RPC, and charges the bit line pair BL/BLB to maintain a potential VDD-x lower than the VDD level after the data read or write operation.例文帳に追加

各チャージ回路５０は、データの読み出し時において、アドレスADにより選択される選択対象のビット線対BL/BLBのみを、プリチャージ信号RPCに基づいてVDDレベルへプリチャージし、データの読み出し動作又はデータの書き込み動作後にビット線対BL/BLBを、VDDレベルよりも低い電位VDD-xを維持するようにチャージする。 - 特許庁

In this nonvolatile semiconductor memory device, a memory string connecting in series a plurality of storage elements MT101 to MT116 that can electrically write and delete the data is connected between the first and second common lines (bit line connected to the memory string and the adjacent bit line).例文帳に追加

電気的にデータの書き込みおよび消去が可能な記憶素子ＭＴ１０１〜ＭＴ１１６が複数個直列に接続されたメモリストリングが、第１および第２の共通線（当該メモリストリングが接続されたビット線と、隣のビット線）の間に接続された不揮発性半導体記憶装置である。 - 特許庁

A 16-bit shift register for blue color 33 to which blue-color data signal is inputted is provided inside a G control circuit 29 in an RG-three- color LED display module electrically independently of an NPN driver 30, a latch circuit 31 and a 16-bit shift register for green color 32.例文帳に追加

ＲＧ３色ＬＥＤ表示モジュールにおけるＧ制御回路２９の内部に、青色データ信号BDATAが入力される青色用１６ビットシフトレジスタ３３を、ＮＰＮドライバ３０,ラッチ回路３１及び緑色用１６ビットシフトレジスタ３２とは電気的に独立して設けている。 - 特許庁

A multiplex bit control section 108 segments the transmission sub-frame outputted from the bit rearrangement section 105 by a length in response to a permissible frequency band when a multiplexer section 109 multiplexes the transmission sub-frame onto a transmission frame, and rewrites the valid data length stored to the transmission sub- frame accordingly.例文帳に追加

多重ビット制御部１０８は、は、多重化部１０９が伝送サブフレームを伝送フレームに多重する際に、ビット並替え部１０５から出力される伝送サブフレームを、許容帯域に応じた長さで切り取り、それに応じてその伝送サブフレームに格納されている有効データ長を書き換える。 - 特許庁

A count section 6 calculates the number of prescribed bit levels as a count value in a prescribed bit string constituting the image data of a certain frame and carries out discrimination of moving images in a scanning line unit by comparing the count value relating to the frame with the count value relating to the previous frame.例文帳に追加

カウント部６は、あるフレームの画像データを構成する所定のビット列において、所定のビットレベルの個数をカウント値として算出し、このフレームに関するカウント値を従前のフレームに関するカウント値と比較することによって、動画の判別を走査線単位で行う。 - 特許庁

To provide moving video encoding/transmission controller and control method in which a peak bit rate can be suppressed from the outside of an encoder, very simple arrangement is required for implementation, and encoded data can be outputted at a bit rate conforming to a regulation.例文帳に追加

ピークビットレートを符号化装置の外部から抑制することができ、かつ非常に簡易な構成および方法で実現し、規格に準拠したビットレートで符号化データを出力することのできる動画符号化伝送制御装置および動画符号化伝送制御方法を提供すること。 - 特許庁

The shift register 23 successively stores serial data DI according to the clock CK, and when the stored start bit S reaches the uppermost bit of the shift register 23, output of the AND circuit 25 is masked by an OR circuit 26, and the supply of the clock CK to the shift register 23 is checked.例文帳に追加

シフトレジスタ２３は、クロックＣＫに従ってシリアルデータＤＩを順次格納し、格納されたスタートビットＳがシフトレジスタ２３の最上位ビットに達すると、ＯＲ回路２６によりＡＮＤ回路２５の出力がマスクされ、シフトレジスタ２３に対するクロックＣＫの供給が阻止される。 - 特許庁

A determination part compares an output pattern of the phase comparison signals LAG(n), LEAD(n) corresponding to each bit of a detection data pattern with a predetermined comparison object pattern, and determine whether one bit of the equalization signal EQDATA is longer or shorter than one cycle of a sampling clock CK based on whether the output pattern is matched with the comparison object pattern.例文帳に追加

判定部は、検出データパターンの各ビットに対応する位相比較信号ＬＡＧ（ｎ），ＬＥＡＤ（ｎ）の出力パターンを所定の比較対象パターンと比較し、合致するか否かに基づいて、等化信号ＥＱＤＡＴＡの１ビットがサンプリングクロックＣＫの１周期よりも長いか短いかを判定する。 - 特許庁

A write-current waveform control circuit 24 generates a write word line drive signal WWLDRV, write word line synch- signal WWLSNK, write bit line drive signal WBLDRV, and a write bit line synch-signal WBLSNK based on this setting data.例文帳に追加

書き込み電流波形制御回路２４は、この設定データに基づいて、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。 - 特許庁

When data are read out, a bit line potential VBL is larger than a source line potential VSL, and a word line potential VWL_s of a selection cell MC_s is larger than the bit line potential VBL, and a word line potential VWL_us of a non-selection cell MC_us is smaller than the source line potential VSL.例文帳に追加

データの読み出し時、ビット線電位ＶＢＬはソース線電位ＶＳＬより大きく、選択セルＭＣ＿ｓのワード線電位ＶＷＬ＿ｓは、ビット線電位ＶＢＬより大きく、非選択セルＭＣ＿ｕｓのワード線電位ＶＷＬ＿ｕｓは、ソース線電位ＶＳＬより小さい。 - 特許庁

The number of memory cells connected to a bit line can be decreased by reversing and outputting logic of the stored data in a bit line and in a row block unit, even if an off-leak current of the memory cell is increased, an off-leak current is decreased and the storage capacity can be made larger.例文帳に追加

ビット線かつロウブロック単位で記憶データの論理を反転出力させることで、ビット線に接続されるメモリセルの数を少なくすることが可能となり、メモリセル単体のオフリーク電流が増加してもビット線のオフリーク電流を少なくし、記憶容量の大規模化が容易に実現可能となる。 - 特許庁

In response to designation of a predetermined bit included in the communication data, a control circuit 10 makes the SW 16 switch over to the predetermined voltage input path to change the potential of a part where the predetermined bit of the first signal is located inputted to the RF-LSI 12, to a predetermined value.例文帳に追加

制御回路１０は、通信データに含まれる所定ビットの指定を受けて、ＳＷ１６を所定電圧入力経路に切り替えることで、ＲＦ−ＬＳＩ１２に入力される第１信号の所定ビットが位置する部分の電位を所定の値に変更する。 - 特許庁

In order to simply, effectively, and efficiently reduce influences by rounding error, in processing for converting 10 bit data into 8 bit for compression processing of an input signal, "round-down" and "round-up" are performed by turns to prevent correlation from occurring in a time axis direction.例文帳に追加

簡易的で効果的かつ効率的に丸め誤差による影響を軽減させる為に、入力信号の圧縮処理のために１０ビットデータを８ビットに変換する処理に於いて「切り捨て」と「切り上げ」を交互に施し、時間軸方向で相関性が出ないようにする。 - 特許庁

To resolve the problem that the quantity of data to be written to a memory is increased to reduce a rasterizing processing speed because attribute information is added to each pixel of a bit map image generated in accordance with a drawing command and both the bit map image and attribute information are written to the memory in order to make a print image quality more preferable.例文帳に追加

印刷画質をより好ましいものにするために、描画コマンドに従って生成したビットマップ画像の各画素に対して属性情報を付加し、ビットマップ画像と属性情報の両方をメモリへ書き込むが、メモリに書き込むデータ量が増大し、ラスタライズ処理速度が低下する。 - 特許庁

A bit plane coding pass generation section reads data on whether it is a predetermined area or is significant (S) or non-significant (N) at the periphery from a memory when processing quantization coefficients for each coding block that is divided by a bit plane by the SP passes, which is compared with an S/N matching pattern.例文帳に追加

ビットプレーン符号化パス生成部は、ビットプレーンに分割された符号ブロック毎の量子化係数をＳＰパスで処理する際に、予め定めたエリア及びその周囲における有意（ｓｉｇｎｉｆｉｃａｎｔ：Ｓ）か否か（ｎｏｎ−ｓｉｇｎｉｆｉｃａｎｔ：Ｎ）のデータをメモリから読み出し、これをＳ／Ｎマッチングパターンと比較する。 - 特許庁

This RAM is provided with memory cells in which each output of two inverters INV1, INV2 are made an input of the other inverter mutually, while which are connected to bit lines through selection transistors Q3, Q4, and a pre-charge circuit 30 pre-charging bit lines previously at the time of read-out of data.例文帳に追加

２つのインバータＩＮＶ１，ＩＮＶ２の出力が互いの他のインバータの入力となるとともに選択トランジスタＱ３，Ｑ４を介してビット線と接続されたメモリセル、および、データ読み出しに際し予めビット線をプリチャージするプリチャージ回路３０を具備している。 - 特許庁

A VI judge 19 sets an invalid level range of an intermediate of "1" and "0" with regard to the level of the detection signal components for extracting the CDCSS, and generates a VI judging data that the detection signal components for extracting the CDCSS have judged that the bit is invalid "1" for a bit term in the invalid level range.例文帳に追加

ＶＩ判定部１９は、ＣＤＣＳＳ抽出用検波信号成分のレベルについて”１”，”０”の中間の無効レベル範囲を設定し、ＣＤＣＳＳ抽出用検波信号成分が無効レベル範囲にあるビット期間のビットは無効”１”と判定したＶＩ判定データを生成する。 - 特許庁

This semiconductor memory includes a storage section 104, a buffer circuit 106 for inputting each bit signals of data from the storage section 104, and an I/O wiring 108 which is closely extended on a semiconductor substrate with interval and to guide the bit signal to the outside of the device.例文帳に追加

記憶部１０４と、記憶部１０４からのデータの各ビット信号を入力とするバッファ回路１０６と、前記ビット信号を装置外部に導くべく半導体基板上に間隔をおき近接して延在しバッファ回路１０６の出力に接続されたＩ／Ｏ配線１０８とを含んでいる。 - 特許庁

In the fuse circuit 10, two or more fuses (10a, 10b, 10c) are allocated to one-bit information, and when the cut state of any one of the fuses is detected, data corresponding to the cut state of the fuse is output for the one-bit information.例文帳に追加

ヒューズ回路１０では、１ビットの情報に対して、２以上の複数のヒューズ（１０ａ，１０ｂ，１０ｃ）が割り当てられ、複数のヒューズのいずれか１つでも切断が検出されると、該１ビットの情報については、ヒューズの切断状態に対応するデータを出力する。 - 特許庁

The information bit storage memory 121 reads bits according to the parity check matrix of an LDPC code out of each bit of the stored input data D121 based on a control signal D125 supplied from a control signal generation section 124 and supplies the bits as information bits D122-1 to D122-7 to a computing unit 122.例文帳に追加

情報ビット格納メモリ１２１は、制御信号生成部１２４から供給される制御信号D125に基づいて、格納している入力データD121の各ビットのうちの、LDPC符号の検査行列にしたがったビットを読み出し、情報ビットD122-1乃至D122-7として、演算器１２２に供給する。 - 特許庁

An intermediate data generation part 100 reads out elements in a prescribed order from a zero bit plane number RAM 20 storing 256 array elements with 8-bit addresses added thereto in the order of, for example, raster scan, and writes a minimum value for each 2^(2n) elements to tag plane nRAMs 11 to 15.例文帳に追加

中間データ生成部１００は、例えばラスタスキャン順に８ビットのアドレスが付され２５６個の配列要素が格納されたゼロビットプレーン数ＲＡＭ２０から所定の順序で各要素を読み出し、それぞれ２＾(２ｎ)個毎の最小値をタグプレーンｎＲＡＭ１１〜１５に書き込む。 - 特許庁