「CPU chip」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

When the NAND semiconductor memory chip mounted on any sub board fails, a CPU 34 mounted on the main board 30 identifies the sub board mounted with the failed NAND semiconductor memory chip.例文帳に追加

そして、サブ基板に搭載されるＮＡＮＤ型半導体メモリチップが故障した場合、メイン基板３０に搭載されるＣＰＵ３４で、故障したＮＡＮＤ型半導体メモリチップを搭載するサブ基板を把握する。 - 特許庁

In the case of carrying out a unit test of the memory chip 2, a test program which is written in programming language for an LSI tester for testing the memory chip 2 by a unit is converted to machine language executable by a CPU 4.例文帳に追加

メモリチップ２の単体検査を実施する場合、まずＬＳＩテスタ用のプログラム言語で記述されたメモリチップ２を単体で検査するためのテストプログラムを、ＣＰＵ４によって実行可能な機械語データに変換する。 - 特許庁

The game machine is controlled not only by a CPU of the chip for controlling the game machine but also by coordination with the control by a control circuit mounted in the chip independently from a system bus to execute the communication with an external device.例文帳に追加

遊技機制御用チップのＣＰＵによる制御のみならず、チップ内にシステムバス上からは独立して設けられる制御回路による制御との連携によって遊技機を制御し、外部装置との通信を実行する。 - 特許庁

Both the chips are connected to a transmit/receive data line 18 as a serial signal line to enable the CPU every chip 1 and peripheral ever chip 19 to transfer signals in two ways.例文帳に追加

両チップをシリアル信号線としての送受信データ線１８に接続し、ＣＰＵエバチップ１と周辺エバチップ１９とを双方向で信号転送可能な構成とする。 - 特許庁

The CPU 131 supplies power to the IC chip 83 and/or communicates with the IC chip only when the lock mechanism 81 is in a lock state.例文帳に追加

ＣＰＵ１３１は、ロック機構８１がロック状態である場合にのみ、ＩＣチップ８３への電力供給及び／又はＩＣチップとの通信を行う。 - 特許庁

The game machine is controlled by linkage with the control of a control circuit provided in the chip independently of a system bus as well as the control of a CPU of the game control chip to perform communication with an external device.例文帳に追加

遊技機制御用チップのＣＰＵによる制御のみならず、チップ内にシステムバス上からは独立して設けられる制御回路による制御との連携によって遊技機を制御し、外部装置との通信を実行する。 - 特許庁

A CPU 3 sets a chip select setting output 12 so as to make a flash memory chip select output 11 to be an output of a shared memory chip select switching circuit 14 and so as to make a shared memory chip select output 10 to be an output of a flash memory chip select switching circuit 15 in transferring the firmware.例文帳に追加

ファームウェアの転送時、ＣＰＵ３はフラッシュメモリチップセレクト出力１１が共有メモリチップセレクト切替回路１４の出力、共有メモリチップセレクト出力１０がフラッシュメモリチップセレクト切替回路１５の出力となるようにチップセレクト設定出力１２を設定する。 - 特許庁

To provide the microcomputer which can increases the number of terminals that a user can freely use by reducing dedicated terminals as interface signals between a CPU ever chip which constitutes an in-circuit emulator and a peripheral ever chip as a main chip.例文帳に追加

インサーキットエミュレータを構成するＣＰＵエバチップと、本チップとしての周辺エバチップ間のインターフェース信号としての専用端子を低減し、ユーザが自由に使用できる端子数を増やすことが可能なマイクロコンピュータを提供する。 - 特許庁

The CPU performs control to change the valid range of the first chip selection signal to the chip selection switching circuit and performs control, to invalidate to the second chip selection signal in the case of the memory structure with one 8Mbit.例文帳に追加

ＣＰＵは、上記の結果より得た情報を基に、８Ｍｂｉｔ１個のメモリ構成の場合は、チップセレクト切り替え回路に第１のチップセレクト信号の有効な範囲を変更する制御を行い、第２のチップセレクト信号には無効となる制御を行う。 - 特許庁

To provide a chip set cooling structure for an electronic equipment, wherein a chip set is efficiently cooled even when a CPU where a heat- accumulated chip set is coupled is mounted on a substrate along its surface direction.例文帳に追加

本発明は、高発熱型のチップセットが組み合わされるＣＰＵを、基板に対してその面方向に沿って実装した場合にあっても、チップセットを効率よく冷却することのできる電子機器におけるチップセット冷却構造を提供することを目的とする。 - 特許庁

A semiconductor package 200 is provided which prevents degradation in performance of a chip 120, such as a CPU chip, which is caused by a hot spot generated during operation, and an interface between the chip 120, a TIM156, and a lid 140 absorbs a thermo-mechanical stress.例文帳に追加

ＣＰＵチップのようなチップ１２０の駆動中に発生するホットスポットよる性能低下を防止し、チップ１２０、ＴＩＭ１５６、蓋体１４０の間のインタフェースに熱的機械的ストレスを吸収する半導体パッケージ２００を提供する。 - 特許庁

To provide an information storage device having a chip which processes a normal signal obtained through contact or non-contact communication while performing prescribed and more complicated processing that requires excitation of a chip sensor by a CPU, and a plurality of chip sensors.例文帳に追加

ＣＰＵにより、接触または非接触式の通信から得られる通常の信号を処理するだけでなく、チップセンサの励起を要求する、所定の、より複合的な処理をも行うことのできる、チップおよび複数のチップセンサを有する情報記憶装置を提供する。 - 特許庁

In a semiconductor circuit(MCP) having the flash memory chip 6 and CPU chip 4 mounted on one package, a signature code read out of the flash memory chip 6 and a security resetting data inputted from an outside are compared by a comparison register 4f.例文帳に追加

フラッシュメモリチップ６とＣＰＵチップ４とを１つのパッケージに実装した半導体集積回路（ＭＣＰ）において、フラッシュメモリチップ６から読み出したシグネチャコードと、外部から入力されたセキュリティ解除用データとがコンペアレジスタ４ｆにより比較される。 - 特許庁

Provided are an LED 1 which illuminates when digital signals are sent and received between a PHY chip 15 and a LINK chip 14 and an LED 2 which illuminates when digital signals are sent and received between the LINK chip 14 and a CPU 11.例文帳に追加

ＰＨＹチップ１５とＬＩＮＫチップ１４との間でディジタル信号が送受信されているときに点灯するＬＥＤ１と、ＬＩＮＫチップ１４とＣＰＵ１１との間でディジタル信号が送受信されているときに点灯するＬＥＤ２とを設けた。 - 特許庁

The CPU 47 makes discrimination as to whether the mounting pulses are outputted from the IC chip 46 while supplying the clock pulses to the IC chip 46 across the clock line 53 and when the mounting pulses are not outputted to the mounting line 55, the CPU makes judgment that electrical connection state to the IC chip 46 is abnormal.例文帳に追加

ＣＰＵ４７は、クロックライン５３を介してＩＣチップ４６にクロックパルスを供給している間に、装着ライン５５にＩＣチップ４６から装着パルスが出力されているか否かの判別を行い、装着ライン５５に装着パルスが出力されていない場合にはＩＣチップ４６との電気的な接続状態が異常であると判断する。 - 特許庁

If a fraudulent player fraudulently intending to alter the operation of the game machine tries to remove the certificate stamp cover 32 for removing the authentication chip, the wire of the authentication chip 12 is easily cut off, the authentication chip 12 cannot execute the authentication process with the main CPU 10, and the main CPU 10 detecting it stops its operation.例文帳に追加

遊技機の動作を不正に改変しようとする不正遊技者が認証チップを取り外すために証紙カバー３２を取り外そうとすると、認証チップ１２の配線が容易に切断され、認証チップ１２はメインＣＰＵ１０との間で認証処理の実行ができなくなり、これを検出したメインＣＰＵ１０はその動作を停止する。 - 特許庁

In this single chip microcomputer 41 on which two CPUs 41A and 41B are mounted, the reset of a CPU 42A is released by a power-on reset circuit 33 when power is supplied, and the reset of the other CPU 42B is released through a CPU (B) reset register 44 by means of processing based on the control program of a CPU 42.例文帳に追加

２つのＣＰＵ４１Ａ，４１Ｂが搭載されるシングルチップマイクロコンピュータ４１において、ＣＰＵ４２Ａは電源投入時にパワーオンリセット回路３３によってリセットが解除され、もう１つのＣＰＵ４２Ｂは、ＣＰＵ４２の制御プログラムに基づく処理により、ＣＰＵ（Ｂ）リセットレジスタ４４を介してリセットが解除されるようにした。 - 特許庁

An MCP terminal 5 and an IP chip 3 are connected through bonding of terminal 7 for bonding option arranged on a package substrate 1, outputs of a port circuit 12 and a MCP port circuit 13 are inhibited by a control circuit 14, and the IP chip 3 can be analyzed independently through signal exchange between the IP chip 3 and outside without the intermediary of a microcomputer CPU chip 2.例文帳に追加

この発明は、実装基板１に設けられたボンディングオプション用端子７をボンディングしてＭＣＰ端子５とＩＰチップ３を接続し、制御回路１４によりポート回路１２及びＭＣＰポート回路１３の出力を禁止して、マイコンＣＰＵチップ２を介することなくＩＰチップ３と外部との間で信号のやり取りを行い、ＩＰチップ２を独立して解析できるように構成される。 - 特許庁

When a CPU 10 directly accesses the waveform memory 21, a CS signal generation part 26 supplies a chip select signal CS2 to a direct access circuit 36 with a high-order address supplied from the CPU 10 to the CS signal generation part 26.例文帳に追加

ＣＰＵ１０が波形メモリ２１に直接アクセスする際には、ＣＰＵ１０からＣＳ信号発生部２６に供給された上位アドレスにより、ＣＳ信号発生部２６は直接アクセス回路３６へチップセレクト信号ＣＳ２を供給する。 - 特許庁

A single chip microcomputer (100) includes a CPU (103) which can perform arithmetic processing based on a preset program and a nonvolatile storage device (101) readable/writable by random access by the CPU.例文帳に追加

予め設定されたプログラムに基づく演算処理を可能とするＣＰＵ（１０３）と、上記ＣＰＵによるランダムアクセスによってリード・ライト可能な不揮発性記憶装置（１０１）と、を含むシングルチップマイクロコンピュータ（１００）である。 - 特許庁

The address signal DAD for data transfer is configured of an address signal DADL for data transfer, corresponding to a lower level address(address signal ADL from a CPU 1) and an address signal DADU for data transfer corresponding to a higher level address(chip selection signal CS2 from the CPU 1).例文帳に追加

データ転送用アドレス信号ＤＡＤは、下位アドレス（ＣＰＵ１からのアドレス信号ＡＤＬ）に対応するデータ転送用アドレス信号ＤＡＤＬ、及び上位アドレス（ＣＰＵ１からのチップ選択信号ＣＳ２）に対応するデータ転送用アドレス信号ＤＡＤＵで構成される。 - 特許庁

Then, a program to which access should be performed at the time of resetting a CPU 4 is changed from the operation program 8a to a writing program 7b by changing a memory map by controlling a chip select signal generating circuit 6 according to output port signals 4c, 4d, 4e, and 4f outputted from the CPU 4.例文帳に追加

次に、チップセレクト信号生成回路６をＣＰＵ４から出力される出力ポート信号（４ｃ，４ｄ，４ｅ，４ｆ）で制御することによりメモリマップを変更することにより、ＣＰＵ４のリセット時にアクセスするプログラムを運用プログラム８ａから書込みプログラム７ｂに変更する。 - 特許庁

To avoid forming bubbles in a thermal grease 37 due to a flexural motion of a wiring board 24 caused by the thermal expansion coefficient difference in a CPU package 21 containing the thermal grease 37 lying between a CPU chip 31 and a plate 34 of a heat sink 32.例文帳に追加

ＣＰＵチップ３１とヒートシンク３２のプレート部３４との間にサーマルグリース３７を介在させるＣＰＵパッケージ２１において、熱膨張率の差に因る配線基板２４の撓み運動に伴うサーマルグリース３７内の気泡生成を防止する。 - 特許庁

To allow each memory array to operate independently, and eliminate bus arbitration between a plurality of CPU chips when memories are integrated by providing a plurality of memory arrays in one chip in a system in which the plurality of CPU chips use a plurality of memories.例文帳に追加

複数のＣＰＵで複数のメモリを使用するシステムにおいて、１チップに複数のメモリアレイを持たせてメモリを統合する場合、各メモリアレイ毎に独立の動作が可能であり、且つＣＰＵ間でのバス調停を不要にする。 - 特許庁

To speedily perform image formation processing accompanied by composition processing for pieces of image data while properly transferring data between the chip set of a CPU and engine part when the CPU whose interface is not opened to the public is used for a controller.例文帳に追加

インターフェースが未公開のＣＰＵをコントローラに利用する場合にＣＰＵのチップセットとエンジン部との間のデータ授受を適切におこないつつ、複数の画像データの合成処理を伴う画像形成処理を高速におこなうこと。 - 特許庁

When a CPU 1 performs access to a memory 2, a memory access instruction and memory address outputted by the CPU 1 are a read access to the read inhibition area or a write access to the write inhibition area, a memory controller 4 is restrained from generating a chip select signal.例文帳に追加

ＣＰＵ１がメモリ２にアクセスした際に、ＣＰＵ１が出力したメモリアクセス指令とメモリアドレスとが、リード禁止領域に対するリードアクセスか、又はライト禁止領域に対するライトアクセスである場合に、メモリコントローラ４に対してチップセレクト信号の生成を抑制させる。 - 特許庁

A procedure violation detection section 200 in a CPU evaluation chip 140 of an in-circuit emulator detects writing to a plurality of registers included in a register group 152 of a CPU 150 and a register group 172 of a peripheral evaluation chip 170, watches the order of detected writing to the registers, and detects whether the order of writing agrees with a prescribed order of writing.例文帳に追加

インサーキット・エミュレータのＣＰＵエバチップ１４０における手順違反検出部２００は、ＣＰＵ１５０のレジスタ群１５２および周辺エバチップ１７０のレジスタ群１７２に含まれる複数のレジスタに対して書込みの検出を行うと共に、検出したこれらのレジスタへの書込みの順番を監視し、該書込みの順番が予め規定された書込順に一致するか否かを検出する。 - 特許庁

The control part 11 mediates access to the register 12 by a CPU 20 when chip select signal CS is asserted and address signal designates an address of a non-open area 42, and mediates access to an image memory 40 by the CPU 20 when the chip select signal CS is asserted and the address signal designates an address of an open area 41.例文帳に追加

制御部１１は、チップセレクト信号ＣＳがアサートされており、かつ、アドレス信号が非開放領域４２のアドレスを指定するものである場合には、ＣＰＵ２０によるレジスタ１２へのアクセスの仲介を行い、チップセレクト信号ＣＳがアサートされており、かつ、アドレス信号が開放領域４１のアドレスを指定するものである場合には、ＣＰＵ２０による画像メモリ４０へのアクセスを仲介する。 - 特許庁

It is included that before accessing to the dual port memory, the CPU sets an enable bit signal which fixes a chip select mask signal, and when carrying out the continuous access to the dual port memory, the access to the dual port memory from the CPU of another side is made to wait by the chip select mask signal.例文帳に追加

ＣＰＵはデュアルポートメモリにアクセスする前に、チップセレクトマスク信号を固定するイネーブルビット信号をセットしておき、デュアルポートメモリに対して連続アクセスした場合、チップセレクトマスク信号により他方のＣＰＵによるデュアルポートメモリへのアクセスを待たせることも含む。 - 特許庁

In a socket 110 for a CPU chip 120 for controlling the game operation of a slot machine 1, a contact terminal 115 for connecting the lead pin of the CPU chip is fixed through an insulator 117 vertically movable inside a pin hole 111, and normally the insulator is supported by an advancing support plate 113 to hold it at a position at which the lead pin can be connected.例文帳に追加

スロットマシン１のゲーム動作を制御するＣＰＵチップ１２０用のソケット１１０において、ＣＰＵチップのリードピンを接続させるコンタクト端子１１５は、ピン孔１１１内で上下移動可能なインシュレータ１１７を貫通して固定され、正常時には進出する支持プレート１１３によりインシュレータが支持されてリードピンを接続可能な位置に保持されている。 - 特許庁

At least chip unique information C in the chip of the CPU 11 is then used to re-encrypt the firmware and to generate a hash value, and the hash value is added to the encrypted firmware, which is stored in a firmware storage part 101.例文帳に追加

次いで、少なくともＣＰＵ１１のチップ内のチップ固有情報Ｃを用いて、該ファームウェアの再暗号化を行うと共にハッシュ値を生成し、暗号化されたファームウェアに該ハッシュ値を付加し、これをファームウェア記憶部１０１に記憶させる。 - 特許庁

When channel switching timing comes, a CPU 6 instructs a video decoder chip 3 on a channel switching via an I2C bus 7 of a lower speed and transmits a characteristics parameter in response to a new channel to a display controller chip 5 via a higher speed bus 8.例文帳に追加

チャンネル切り換えタイミングになると、ＣＰＵ６は、より低速なＩ^2Ｃバス７を介してビデオデコーダ・チップ３へチャンネル切り換えを指示すると共に、より高速なバス８を介して、ディスプレイコントローラ・チップ５へ新たなチャンネルに応じた特性パラメータを送出する。 - 特許庁

Detecting an increase of an electrical resistance (in an open state) between terminals C1 and C2 corresponding to the short circuit 121, a monitor circuit 111 determines the CPU chip 120 to be removed, making a latch circuit 112 retain the state, and e.g., reversely outputting a work prohibiting signal to a chip enabling terminal C3.例文帳に追加

監視回路１１１が短絡回路１２１に対応する端子Ｃ１、Ｃ２間の電気抵抗の増大（オープン状態）を検出したときＣＰＵチップが脱着されたと判断し、ラッチ回路１１２がこの状態を保持して例えばチップイネーブルの端子Ｃ３へ作動禁止信号を反転出力する。 - 特許庁

A CPU writes and reads specific pieces of data, other than those in which a first chip selection signal and a second chip selection signal are all 'zero' or all 'one' for an arbitrary address in a valid range to recognize on which place of an address space an SRAM is mounted.例文帳に追加

ＣＰＵは、アドレス空間上のどこにＳＲＡＭが実装されているかを認識するために、第１のチップセレクト信号、第２のチップセレクト信号が有効な範囲の任意のアドレスに対して、全て”０”または全て”１”以外の特定データを書き込み、読み出してみる。 - 特許庁

To provide a device controller in which a CPU efficiently controls each control device in a device, which operates according to a control program from the CPU, even if an I/F signal to the CPU is minimum signal line only (for example, a set of address bus, data bus, write enable, read enable and chip-selector).例文帳に追加

共通バスＩ／Ｆに複数のデバイスが接続されている制御装置において、どのデバイスを制御するかを決定するとき、ＣＰＵから送出されるアドレス信号の上位をチップセレクタ回路でデコードすると、チップセレクト信号は共通バスＩ／Ｆに流れる信号と非同期であるので、制御不可能となる場合が生じる。 - 特許庁

A CPU interface circuit includes: a determination part that determines the presence or absence of noise in either one of or both of a chip select signal and a light enable signal that are output from a CPU; and a storage part that writes data output from the CPU if noise is determined to be absent by the determination part, and does not write data if noise is determined to be present.例文帳に追加

ＣＰＵインターフェース回路であって、ＣＰＵから出力されるチップセレクト信号、ライトイネーブル信号のいずれか一方または両方にノイズが有るか否か判定する判定部と、判定部によってノイズが無いと判定された場合、ＣＰＵから出力されたデータを書き込み、ノイズが有ると判定された場合、データを書き込まない記憶部とを有する。 - 特許庁

This invention is characterized in that the excitation (14) of the chip sensors (12) can be adjusted by the chip (10) and can be adapted to processing requirements of the signal (26) by the CPU (28) independently of the storage of the information and energy (16) by the chip (10) in order to additionally store information.例文帳に追加

本発明は、チップ（１０）による情報並びにエネルギー（１６）の格納とは無関係に、情報を追加的に格納する目的のために、チップセンサ（１２）の励起（１４）を、チップ（１０）により調整可能にすると共に、ＣＰＵ（２８）での信号（２６）の処理要件に適合可能とする、ことによって特徴付けられる。 - 特許庁

The CPU every chip 1 and peripheral ever chip 19 are interfaced by fast serial data communication to obtain the microcomputer which can have interface signal terminals decreased, reduces the oppression to in-circuit emulator dedicated signal terminals of this chip specifications, and is increased in the number of freely usable terminals.例文帳に追加

ＣＰＵエバチップ１と周辺エバチップ１９の両者のインタフェースを高速シリアルデータ通信にて行うことにより、インタフェース信号端子を削減でき、本チップ仕様におけるインサーキットエミュレータ専用信号端子への圧迫を軽減し、自由に使用する端子数を増加したマイクロコンピュータが得られる。 - 特許庁

A CPU 22 executes a calculation program 21b stored in a ROM 21 to calculate the communication distance from IC chip readers 14a and 14b to an IC chip 4 in reference to a communication distance table showing the relation between physical value of radio wave and communication distance, and finally calculates a floating distance d from a contact glass 11 to the IC chip 4.例文帳に追加

ＣＰＵ２２は、ＲＯＭ２１に格納された算出プログラム２１ｂを実行して、電波の物理値と通信距離との関係を示す通信距離テーブルを参照し、ＩＣチップリーダ１４ａ、１４ｂからＩＣチップ４までの通信距離を算出し、終局的には、コンタクトガラス１１からＩＣチップ４までの浮き上がり距離ｄを算出する。 - 特許庁

When the attachable-detachable decorative member is installed on a pedestal 50 arranged in a game machine body, an IC chip reader 52 reads the identification information imparted to the decorative member from the IC chip by communication with the IC chip arranged in the decorative member, and transmits this identification information to a sub-CPU 301.例文帳に追加

着脱可能な装飾部材が遊技機本体に設けられた台座５０に装着されると、ＩＣチップリーダ５２は、装飾部材に設けられているＩＣチップとの通信により当該ＩＣチップから装飾部材に付与されている識別情報を読み取り、この識別情報をサブＣＰＵ３０１へ送信する。 - 特許庁

The CPU 1 finds an electric power source current waveform, by a simulation operation based on a design data of the analysis-object semiconductor chip input from a data take-in part 3, estimates an internal impedance of the semiconductor chip 80, based on the power source current waveform, and analyzes electromagnetic noise emission including the substrate 7 mounted with the semiconductor chip 80, based on the internal impedance.例文帳に追加

このＣＰＵ１は、データ取込部３から入力された解析対象の半導体チップの設計データに基づく模擬動作によって電源電流波形を求め、この電源電流波形から半導体チップ８０の内部インピーダンスを推定し、この内部インピーダンスに基づいて半導体チップ８０が実装される基板７を含む電磁ノイズ放射の解析を行う。 - 特許庁

When a toner cartridge is attached to a digital copying machine, a CPU 31 reads price information Ip recorded on a ROM chip 24 attached to the toner cartridge and records it in a RAM 33.例文帳に追加

デジタル複写機にトナーカートリッジが装着されると、ＣＰＵ３１は、トナーカートリッジに装着されたＲＯＭチップ２４に記録された価格情報Ｉｐを読み込み、ＲＡＭ３３に記録する。 - 特許庁

When a user sets a microphone volume, signals S0 and S1 of '1' are outputted from a system CPU and fed to the switching circuit 2 through the sound chip 1.例文帳に追加

ユーザがマイク音量を設定すると、信号S0、S1として共に”１”信号がシステムＣＰＵから出力され、サウンドチップ１を介して切替回路２へ供給される。 - 特許庁

When the CPU temperature reaches the upper limit threshold, the corresponding value of the temperature threshold table of a "current state+1" is written in each register of the hardware monitor chip 1.例文帳に追加

ＣＰＵ温度が上限閾値に達したときには、ハードウェアモニタチップ１の各レジスタに、「現在の状態＋１」の温度閾値テーブルの対応する値を書き込む。 - 特許庁

Voltage corresponding to temperature of arranged position is detected by a thermistor 16, and which range the temperature is in is detected by comparators 17 and 19 and is supplied to a CPU 12 through a chip 23.例文帳に追加

サーミスタ１６によりその配置位置の温度に対応する電圧を検出し、該温度がどの範囲にあるかを比較器１７、１９で検出して、チップ２３を介してＣＰＵ１２に供給する。 - 特許庁