「Cell Block」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

Each of these plural blocks B1-B35 is provided with one of sub-read lines SR1-SR35, and a display data read from one memory cell in each block is transmitted through the sub-read line.例文帳に追加

この複数のブロックＢ１〜Ｂ３５の各々には、サブ読み出し線ＳＲ１〜ＳＲ３５の１本が設けられ、各ブロック中の一つのメモリセルより読み出される表示データがサブ読み出し線を介して伝送される。 - 特許庁

To provide an apparatus and a method for sealing a ceramic filter wherein a weld reinforcement part of a sealing compound into a ceramic filter can be efficiently flattened, and an excess sealing compound does not block an adjacent cell.例文帳に追加

セラミックフィルタに注入された封口剤の余盛り部分を効率よく平坦化でき，余剰の封口剤でとなりのセルを塞いでしまうことのないセラミックフィルタの封口装置および封口方法を提供すること。 - 特許庁

Then, a list specifying a top level net to connect the cell block is generated (305) and according to any one among these top level nets exceeding a maximum signal transmission reference (such as RC interconnection limit, for example), the position is specified (325).例文帳に追加

そして、セルブロックを接続するトップレベルネットを特定するリストが生成され(305)、これらのトップレベルネットのうちで最大信号伝送基準(例えば、RC相互接続制約)を越えるものにしたがって位置が特定される(325)。 - 特許庁

An active type RFID tag whose power supply source is a solar cell unit 3 is incorporated as a fixed tag 1 in a block 8 for guiding a vision-impaired person and installation location identification output by sound or the like is performed.例文帳に追加

視覚障害者誘導用ブロック８に太陽電池ユニット３を電力供給源とするアクティブ型ＲＦＩＤタグを固定タグ１として組み込み、あわせて音等による設置場所識別出力を行う。 - 特許庁

The test mode is activated, the block select signal is activated in order to read the contents of the mask ROM cell rows out, and they are compared with an expected value to conduct a short-circuit test of wires for an address signal.例文帳に追加

試験モードを活性化しブロック選択信号を順次活性化してマスクＲＯＭセル行の内容を読み出し、これを期待値と比較することにより、アドレス信号の配線のショート等の試験が行われる。 - 特許庁

The FGT block has an FGT50 (floating gate transistor) and a program circuit for tuning the threshold voltage of the FGT50 in accordance with threshold voltage changes in the MOS transistor constituting the SRAM cell.例文帳に追加

ＦＧＴブロックは、ＦＧＴ（フローティングゲートトランジスタ）５０と、ＳＲＡＭセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきに応じて、ＦＧＴ５０のしきい値電圧をチューニングするためのプログラム回路とを有する。 - 特許庁

A semiconductor apparatus includes an internal circuit in which a functional block is arranged; and a peripheral circuit in which an I/O buffer cell 205, having a plurality of bonding pads, is arranged along the periphery of the internal circuit.例文帳に追加

本発明にかかる半導体装置は、機能ブロックが配置された内部回路と、ボンディングパッドを複数有するＩ／Ｏバッファセル２０５が内部回路の外周部に沿って配置された周辺回路と、を備える。 - 特許庁

The position and the type of the function block or a layout shape and a pitch of a memory cell can speedily and easily be judged, and the fault can efficiently be analyzed by viewing them from the upper layer with such a constitution.例文帳に追加

このような構成により、上層からみるだけで機能ブロックの位置および種類、あるいはメモリセルのレイアウト形状およびピッチを迅速に、かつ容易に判断でき、不良解析を効率的に行うことができる。 - 特許庁

Then, a display signal is imparted from a line sequential driver LSI 12 to the cell 24 of the block corresponding to the turned on analog switch 14 through common signal lines D1-Dn, and a liquid crystal display is performed.例文帳に追加

そして、オンとされたアナログスイッチ１４に対応するブロックのセル２４に線順次ドライバＬＳＩ１２から共通信号線Ｄ１〜Ｄｎを介して表示信号が与えられて液晶表示が行なわれる。 - 特許庁

The drainage duct 7 has a coupling opening 7A coupled with the gas exhaust port 12 for each rectangular battery cell 1 opened toward an opposed face of the battery block 2, and has the coupling opening 7A coupled with the gas exhaust port 12.例文帳に追加

排出ダクト７は、各々の角形電池セル１のガス排出口１２に連結される連結開口７Ａを電池ブロック２との対向面に開口して、この連結開口７Ａをガス排出口１２に連結している。 - 特許庁

Source potential connection transistors 12 for supplying a source control potential from a source potential interconnect line 13 to a source node are arranged while being distributed in a memory cell array 1, and a source potential control circuit 5 is arranged in a row decoder block 2.例文帳に追加

ソース電位配線１３からソース制御電位をソースノードに供給するソース電位接続トランジスタ１２をメモリセルアレイ１内に分散配置し、ソース電位制御回路５はロウデコーダブロック２内に配置する。 - 特許庁

To provide a semiconductor integrated circuit device including a non-volatile memory with a well structure in consideration of the element alignment of memory cell array blocks and a driving voltage supply block, and to provide an electronic apparatus including the device.例文帳に追加

メモリセルアレイブロックと駆動電圧供給ブロックとでの素子配列を考慮したウェル構造を有する不揮発性メモリを有する半導体集積回路装置及びこれを含む電子機器を提供すること。 - 特許庁

To make it possible to perform copying, transfer, and plural transfers (integration) in cell block units in a memory device only by inputting a control command, and giving the address of the origin of copy or the origin of transfer, and the address of the destination to be copied and the destination to be transferred.例文帳に追加

メモリデバイス内で、セルブロック単位で複写、移動、複数移動（統合）を、命令コマンドの入力と複写元又は移動元のアドレスと複写先又は移動先のアドレスとを与えるだけで行うことができる。 - 特許庁

The phase change memory device is provided further with a plurality of discharge circuits discharging voltage of the local bit lines, and the discharge circuit is connected alternately to a corresponding local bit line at the upper end and the lower end of the memory cell block.例文帳に追加

相変化メモリ装置は、ローカルビットラインの電圧を放電させる複数個の放電回路をさらに備え、放電回路は、メモリセルブロックの上端及び下端で対応するローカルビットラインに交互に連結される。 - 特許庁

By using an inter-cell connecting part 16, it is welded to at least one of the positive electrode strap 9 or the negative electrode strap 6 of electrode plate group 3 so as to connect the cells, and the mono block type lead acid storage battery is manufactured.例文帳に追加

セル間接続部品１６を用い、それを極板群３の正極ストラップ９又は負極ストラップ６の少なくとも一方に溶接してセル間の接続をしてモノブロック式鉛蓄電池を製造する。 - 特許庁

The pair of planes with any thickness are selected and are inserted into the optical path in a cell from the pair of planes 14a and 14b possessed by the optical path length varying block 14, thereby varying the optical path length in a plurality of stages.例文帳に追加

その光路長変更ブロック１４が有す平面対１４ａ，１４ｂから、いずれかの厚さの平面対を選択してセル内の光路に挿入することで、光路長を複数段階に変更することができる。 - 特許庁

A plurality of secondary cells connected in series composing a cell block 1 are divided into a plurality of groups of one or a plurality of pieces each of the secondary cells and terminal voltages of each group is detected (a voltage detection circuit 4).例文帳に追加

複数個の二次電池を直列に接続した電池ブロック１の二次電池を１個または複数個ずつ複数のグループに分けて各グループの端子電圧をそれぞれ検出する（電圧検出回路４）。 - 特許庁

The method for manufacturing the ceramic honeycomb structure comprises the steps of adhering a film 2 to an end face 861 of a honeycomb structure body 86 so as to cover a partial cell end part 82 on an end face 86 of the body 86 to block the end part 82.例文帳に追加

ハニカム構造体本体８６の端面８６における一部のセル端部８２を閉塞するにあたり，セル端部８２を覆うようにハニカム構造体本体８６の端面８６１にフィルム２を貼り付ける。 - 特許庁

The battery system is provided with a battery block 2 made up by laminating a plurality of rectangular battery cells 1 and connecting them with busbars 8, and a hollow drainage duct 7 coupled with a gas exhaust port 12 of each rectangular battery cell 1.例文帳に追加

バッテリシステムは、複数の角形電池セル１を積層してバスバー８で接続してなる電池ブロック２と、各々の角形電池セル１のガス排出口１２に連結される中空状の排出ダクト７とを備える。 - 特許庁

A pump 40 is arranged on the surface of an end plate 20 in the fuel cell stack 100, and a block 80 projecting at a stack case 70 side rather than the pipings 50, 60 is connected to the surface of the pump 40.例文帳に追加

燃料電池スタック１００におけるエンドプレート２０の表面には、ポンプ４０が設けられており、このポンプ４０の表面には、配管５０，６０よりもスタックケース７０側に突出するブロック８０が接続される。 - 特許庁

To reduce the area of a mask ROM, by providing a mechanism which can output both binary logical values from one memory cell, according to the address region and enabling one memory block to be shared in two address region.例文帳に追加

１つのメモリセルからアドレス領域に応じて２値の両論理値が出力できる機構を設け、一つのメモリブロックが２つのアドレス領域で共有できるようにし、マスクＲＯＭの面積を低減すること。 - 特許庁

A row of normal cell array block BLK1 to BLK 16 is selected by 13-bit row address RA1 to RA13 corresponding to respective refresh cycles of 8K cycle, and refresh operation of the selected row is carried out sequentially.例文帳に追加

ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ８Ｋサイクルのリフレッシュ周期に対応する１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行のリフレッシュ動作が順次行われる。 - 特許庁

Each optical sensor 20 is provided, corresponding to each of the all scintillator cells 11 constituting vertexes of the polyhedron in the scintillator block 10A, and is optically coupled to surface of the scintillator cell 11.例文帳に追加

各光センサ２０は、シンチレータブロック１０Ａにおける多面体の頂点を構成する全てのシンチレータセル１１のそれぞれに対応して設けられ、当該シンチレータセル１１の表面と光学的に結合されている。 - 特許庁

A fail bit counter and a latch block counts the number of fail bits for data bits stored in a memory cell of a row selected in accordance with the fail flag signal, and stores a fail code indicating the number of fail bits being counted.例文帳に追加

フェイルビットカウンタ及びラッチブロックは前記フェイルフラグ信号に応じて選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを貯蔵する。 - 特許庁

An electrode in which a thin film of the block copolymer is prepared on an electrode surface is attached to an electrochemical cell and an electric field is applied to the film to enable preparation of the microphase-separated structure and orientation control of the structure.例文帳に追加

ブロック共重合体の薄膜を電極表面上に作製した電極を電気化学セルに装着して、電界を印加することによって、ミクロ相分離構造の作製と構造の配向制御を可能にした。 - 特許庁

In a second block B2, a second switch transistor TC2 and a plurality of second memory cells MC5-MC8 having ferroelectric capacitors and cell transistors are serially connected between the first and second ends.例文帳に追加

第２ブロックＢ２において、第２スイッチトランジスタＴＣ２と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第２メモリセルＭＣ５−ＭＣ８と、が第１、第２端の間に直列接続される。 - 特許庁

In this technology, a block page address region and a column page address region are arranged at the least significant bit, a row address region is arranged at the most significant bit, and the reliability of a cell can be improved and power consumption can be reduced by preventing cell operations when the page address buffer is accessed.例文帳に追加

このため、本発明はブロックページアドレス領域及びカラムページアドレス領域を最下位ビットに配置し、ローアドレス領域を最上位ビットに配置し、ページアドレスバッファのアクセス時にセル動作が行われないようにすることにより、セルの信頼性を向上させて電力の消費を低減させることができるようにする。 - 特許庁

The semiconductor device includes: a cell array 4 for a CAM (Contents Addressable Memory ) for storing operation setting information of the semiconductor device 1; a controller 8 for controlling reading from and writing to the cell array for a CAM; a row decoder 5; and column decoders 6, and the device has a constitution to assign different row addresses for every function block which have different operation setting information.例文帳に追加

本発明の半導体装置は、半導体装置１の動作設定情報を記憶するＣＡＭ用セルアレイ４と、ＣＡＭ用セルアレイの読出しと書込みを制御するコントローラ８、ローデコーダ５、コラムデコーダ６を有し、動作設定情報の異なる機能ブロックごとに異なるローアドレスを割り付ける構成を備えている。 - 特許庁

To provide a proton conductive block copolymer constituting a proton exchange membrane for a fuel cell not only excellent in proton conductivity more than a proton exchange membrane obtained from an existing polymer but also excellent in chemical durability, a composition and a molding of the polymer, and the proton exchange membrane for a fuel cell.例文帳に追加

既存のポリマーから得られるプロトン交換膜よりも、プロトン伝導性に優れるだけでなく、化学耐久性に優れている燃料電池用プロトン交換膜を構成するプロトン伝導性ブロック共重合ポリマー及び該ポリマーの組成物及び成形物、燃料電池用プロトン交換膜を提供する。 - 特許庁

Each memory cell block MC has a plurality of memory cells consisting of a selection transistor Q and a ferroelectric capacitor C, a reference data storing memory cell consisting of a selection transistor QREF and a ferroelectric capacitor CREF, a read-out transistor QR, bit lines BL, sub-bit lines SBL, and a reset line RST.例文帳に追加

各メモリセルブロックＭＣは、選択トランジスタＱと強誘電体キャパシタＣとからなる複数のメモリセルと、選択トランジスタＱＲＥＦと強誘電体キャパシタＣＲＥＦとからなるリファレンスデータ格納メモリセルと、読み出しトランジスタＱＲと、ビット線ＢＬと、サブビット線ＳＢＬと、リセット線ＲＳＴとを有している。 - 特許庁

A short ring 9a and short-circuitting wiring 15 for electrically connecting the short ring 9a are formed in the area, where at least one block of the short-circuitting wiring is surrounded with a line dividing the short ring and a dividing line 11b of an LCD cell, inside the dividing line 11b of the LCD cell.例文帳に追加

ショートリング９ａとショートリング９ｂを電気的に接続する短絡配線１５を、液晶表示セルの分断ライン１１ｂの内側の領域に、かつ、前記短絡配線の少なくとも一部の区間は、ショートリングを分断するラインと液晶表示セルの分断ライン１１ｂに囲まれた領域に形成する。 - 特許庁

To provide a nonvolatile memory including a memory cell in which data are stored in a plurality of pages included in the prescribed block by voltage applied to the prescribed memory cell, and an apparatus and a method which can judge surely validity of imperfect data being causable by interruption of power source supply during write-in/erasion operation by the nonvolatile memory.例文帳に追加

所定メモリセルに印加される電圧によって所定ブロックに含まれた複数のページにデータを格納するメモリセルを含む不揮発性メモリ、その不揮発性メモリで書き込み／削除動作中に電源供給の中断により発生しうる不完全なデータの有効性を正確に判断できる装置及び方法を提供する。 - 特許庁

In the absorbance measuring method using the optical path length variable cell 2, by fixing the cell body 2b to the optical path X of measured light and moving the optical path length varying block 14 in the direction crossing the optical path of the measured light, the absorbance measurement at a plurality of optical path lengths is allowed.例文帳に追加

本発明の光路長可変型セル２を使用した吸光度測定方法は、測定光の光路Ｘに対してセル本体２ｂを固定し、光路長変更ブロック１４を測定光の光路を横切る方向に移動させることにより複数の光路長での吸光度測定を可能にするものである。 - 特許庁

A cell block MCBij constituted so that a plurality of unit cells in which both ends of a ferroelectric capacitor are connected to a source and a drain of a transistor are connected in series, one end is connected to a first terminal A through a selection gate and the other end is connected to a second terminal are arranged in a matrix state, so that a cell array 1 is constituted.例文帳に追加

トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してなる複数のユニットセルが直列接続され、その一端が選択ゲートを介して第１の端子Ａに接続され他端が第２の端子Ｂに接続されて構成されたセルブロックＭＣＢｉｊがマトリクス配列されてセルアレイ１が構成される。 - 特許庁

A sense amplifier 8 amplifies cell information read out based on selection of a word line, a block control circuit 21 is provided with a word line multiple selection function selecting simultaneously a plurality of word lines in a plurality of blocks, a sense amplifier driving circuit 22 controls activation and de-activation of the sense amplifier 8 based on an output signal of the block control circuit 21.例文帳に追加

センスアンプ８は、ワード線の選択に基づいて読み出されるセル情報を増幅し、ブロック制御回路２１は複数のブロック内の複数本のワード線を同時に選択するワード線多重選択機能を備え、センスアンプ駆動回路２２はブロック制御回路２１の出力信号に基づいて、センスアンプ８の活性化及び不活性化を制御する。 - 特許庁

To solve a problem that a charging and discharging control method managing a state detected data of a block (block battery) constituting a cell or a number of cells does not improve the life when Pb-Ca alloy grid is used for a positive electrode plate, in a battery installation or a battery apparatus using a battery pack constituted by combining plural batteries.例文帳に追加

鉛蓄電池セルを複数、組み合わせた組電池を使用する蓄電池設備あるいは機器において、セルあるいはいくつかのセルからなるブロック（ブロック電池）の状態検知データを管理する充・放電制御方法が、正極板にＰｂ−Ｃａ系合金格子を用いた場合、寿命改善につながっていない問題点を解決することにある。 - 特許庁

A shifter circuit 10A controls a connection relation among global data input/output lines GIOQm GION and GIOSO according to control signals SA0 to SA3 generated from a high order address FA<3:2> for specifying a normal column block NC1 including a defect memory cell MCA and a spare column block enable signal FAE, and performs saving based on shift redundancy.例文帳に追加

シフタ回路１０Ａは、不良メモリセルＭＣＡを含むノーマルカラムブロックＮＣ１を特定する上位アドレスＦＡ＜３：２＞とスペアカラムブロックイネーブル信号ＦＡＥとから生成された制御信号ＳＡ０〜ＳＡ３に応じてグローバルデータ入出力線ＧＩＯＱとＧＩＯＮおよびＧＩＯＳ０との接続関係を制御し、シフトリダンダンシによる救済を行なう。 - 特許庁

To provide a plasma display panel in which disturbance of speed of screen block separation at the level difference of the barrier rib end part prevented, and variations of the screen block and variations of paste amount filled into the display cell are suppressed even if a printing device having no bias printing function is used in the manufacture, and a plasma display device and their manufacturing method.例文帳に追加

バイアス印刷機能を具備しない印刷装置を使用して製造しても、隔壁端部の段差における版離れの速度の乱れ及びスクリーン版のばたつきが防止され、表示セル内に充填されるペースト量のばらつきを抑制することができるプラズマディスプレイパネル、プラズマ表示装置、及びそれらの製造方法を提供する。 - 特許庁

On the other hand, this regulator accelerates the discharge by switching on all hardware means (the cell equalizing circuit 12, an overcharge detecting circuit 14, an overdischarge detecting circuit 16, and an input/output processing circuit 18) using it, as to objects with high voltages within the block, based on the detection results of the dispersion of the voltages of each block by a voltage detecting circuit 20.例文帳に追加

一方、電圧検出回路２０による各ブロックの電圧のばらつきの検出結果に基づき、ブロックのうちの電圧の高いものについて、これを電源とするハードウェア手段全て（セル均等化回路１２、過充電検出回路１４、過放電検出回路１６、及び入出力処理回路１８）をオン状態とすることで、その放電を促進する。 - 特許庁

A circuit block of one bit is provided with a plurality of banks comprising memory cell arrays A00-Anm, column selectors C00-Cnm, sense amplifiers, and write-in driver sections R00-Rnm, each bit is provided with data input/output sections IO0-IOn.例文帳に追加

１ビット分の回路ブロックは、メモリセルアレイＡ００〜Ａｎｍ、カラムセレクタＣ００〜Ｃｎｍ、センスアンプ及び書き込みドライバ部Ｒ００〜Ｒｎｍを含むバンクを複数個備え、各ビットについてデータの入出力部ＩＯ０〜ＩＯｎが設けられている。 - 特許庁

The remaining capacity in each battery cell within a battery set or in each battery block, where a plurality of battery cells are connected in series is obtained, and the representative SOC in the battery set is computed from the minimum capacity value out of the dispersion of this remaining capacity.例文帳に追加

組電池中の電池セルまたは電池セルが複数直列に接続された電池ブロック毎の残存容量を求め、この残存容量のばらつきのうち最小容量値から組電池の代表ＳＯＣを算出する。 - 特許庁

This device is provided with NMOS transistors M1 to Mk connecting a VPR line and a VCP line being supply lines of reference voltage VPR, VCP from a reference voltage generating circuit 104 for each cell block B1 to BK.例文帳に追加

基準電圧発生回路１０４からの基準電圧ＶＰＲ、ＶＣＰの供給線であるＶＰＲ線、ＶＣＰ線について、各セルブロックＢ１乃至Ｂｋ毎に両線を接続するＮＭＯＳトランジスタＭ１乃至Ｍｋを備える。 - 特許庁

10 denotes a light metal material, for example, an aluminum material, consisting of a plurality of cells 11 or a honeycomb block formed of a resin material, and honeycomb-form opening parts 12 are formed at the front and in the rear of the cell 11.例文帳に追加

１０は複数のセル１１から構成された軽金属材料、（例えば、アルミニュウム材料）または樹脂材料からなるハニカムブロックを示し、前記セル１１の前後部は、蜂の巣状の開口部１２が形成されている。 - 特許庁

When the block discriminating signal /BD is asserted, each sub-address discriminating part 133-0 to 133-n performs operation discriminating whether inputted address signals A0Y-AnY indicate a defective part in a memory cell array or not.例文帳に追加

ブロック判定信号／ＢＤがアサートされると各サブ・アドレス判定部１３３−０〜１３３−ｎは，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹがメモリセルアレイにおける不良箇所を示すものか否かを判定する動作を行う。 - 特許庁

To provide a flash memory device capable of preventing a shallow erase phenomenon of an unselected memory cell block due to leakage current of pass gate by supplying a positive bias voltage to a global word line at the time of erasing operation.例文帳に追加

消去動作の際にグローバルワードラインにポジティブのバイアス電圧を供給することにより、パスゲートの漏れ電流による選択されていないメモリセルブロックのシャローイレーズ現象を防止することが可能なフラッシュメモリ装置を提供する。 - 特許庁