「Clock」に関連した英語例文の一覧と使い方(495ページ目) - Weblio英語例文検索

This invention provides a method for employing the hitless switching circuit that takes clock, local, frame synchronization between the active system and the standby system and enabling a switching control panel to deviate a switching timing outputted between the active system and the standby system, thereby switching the active transmitter into the standby transmitter, without having to freeze video signal.例文帳に追加

本発明によるヒットレス切替回路は、現用系と予備系のクロック、ローカル、フレーム同期を取ることと、切替制御盤から現用系と予備系に出力する切替タイミングをずらすことによって、映像信号をフリーズすることなく、送信装置を現用系から予備系に切り替えるが可能となる方法を提供する。 - 特許庁

A vertical CCD 13 is driven so as to turn off a backward transfer channel of a charge packet approximately simultaneously with turning on a forward transfer channel of a charge packet in the transfer direction during vertical transfer, so that vertical transfer is performed in such a state that an overlap period of a vertical transfer clock is made long.例文帳に追加

垂直転送時に、転送方向のチャージパケットの前方転送チャネルをオンするのとほぼ同時にチャージパケットの後方転送チャネルをオフするように垂直ＣＣＤ１３を駆動することで、垂直転送クロックのオーバーラップ期間を長くとった状態で垂直転送が行なわれるようにする。 - 特許庁

By analyzing RTL (S2), extracting High Fanout Net (S3), and inserting a buffer for clock tree performed at the time of layout into RTL for the Net (S4), room for improvement in layout is left when performing logical synthesis, and the optimum layout can be performed by taking cell arrangement and wiring region into account by layout tool.例文帳に追加

ＲＴＬを解析し（ｓ２）、High Fanout Netを抽出し（ｓ３）、そのNetに対し、レイアウト時に行うクロックツリーのためのバッファをＲＴＬ中へ挿入する（ｓ４）ことにより、論理合成時にレイアウトでの改善の余地が残り、レイアウトツールでセル配置、配線領域を考慮した最適なレイアウトを行うことができる。 - 特許庁

When the present time clocked by a clock section 13 matches a time resulting from irregularly changing the time set to the time schedule stored in the storage section 13 day by day within a specified time range, a control section 10 controls the load Ld according to ON and OFF instructions on the relevant time schedule.例文帳に追加

制御部１０は、時計部１３により計時される現在時刻が、記憶部１３に記憶されたタイムスケジュールに設定された時刻に対して規定の時間範囲内で日毎に不規則に変化させた時刻と一致するときに当該タイムスケジュールのオンとオフとの指示に従って負荷Ｌｄを制御する。 - 特許庁

Address data ID succeeding to an address mark AM recording on the address area of the optical disk 10 are detected by an ID detecting part 23, and the ID succeeding to the above address mark are sampled to obtain the ID information, using a data clock corresponding to the frequency of a wobble signal detected in a signal detecting part 22.例文帳に追加

ＩＤ検出部２３は、光ディスク１０のアドレスエリアに記録されているアドレスマークＡＭに続くアドレスデータＩＤを検出し、信号検出部２２において検出されたウォブル信号の周波数に応じたデータクロックを用いて上記アドレスマークに続くＩＤをサンプリングしてＩＤ情報を得る。 - 特許庁

In simulation of the system A, one count is increased whenever a reference clock A as a reference of operation starts, a counter is used where two counts are increased whenever the output level of an A-B signal to be transferred between the systems A and B changes, and the change of the counter is stored.例文帳に追加

複合システムは、システムＡ，Ｂからなり、そのシステムＡのシミュレーションにおいて、動作の基準となる基準クロックＡの立ち上がり毎に１回カウントアップすると共に、システムＡ，Ｂ間でやりとりされることとなるＡ−Ｂ信号の出力レベルが変化する毎に２回カウントアップするカウンタを用い、そのカウンタの変化を記憶する。 - 特許庁

This device has a mode for recording and reproducing video and sound along the same physical format and a mode for recording and reproducing only sound and the device reduces the rotational speed of a disk and lowers a processing clock frequency and recording laser power and reproducing laser power at the time of the mode of only sound as compared with that in the mode of the video and the sound.例文帳に追加

物理フォーマットが同一で、映像および音声を記録・再生するモードと、音声のみを記録・再生するモードをもち、映像および音声のモード時に比して、音声のみのモードでは、ディスクの回転速度を低下させ、処理クロック周波数を下げ、記録レーザーパワーを下げ、再生レーザーパワーを下げる。 - 特許庁

When the digital television broadcast receiver is manufactured, the input value of the controlled voltage generator 12 when the frequency of the system clock signal generated by the VCXO 11 generates reaches 27 MHz as a set value is checked, and this input value is previously written to a nonvolatile memory and made freely readable as a set input value 17 at a proper time.例文帳に追加

ディジタルテレビ放送受信機の製造時では、ＶＣＸＯ11の生成するシステムクロック信号の周波数が設定値の２７ＭＨｚとなる時の制御電圧生成器12の入力値を調べ、この入力値を不揮発メモリにあらかじめ書き込み、かつ適時、設定入力値17として読出し自在としておく。 - 特許庁

To provide a data transmission system capable of performing multi- point sampling and reducing generation probability of transmission errors without frequency-dividing clocks generated by a transmitter side to multiple and transmitting them to a receiver in the data transmission system for which a transmitter and the receiver are connected through plural data lines and clock lines.例文帳に追加

送信装置と受信装置とが複数のデータ線とクロック線とにより接続されたデータ伝送システムにおいて、送信装置側の生成したクロックを逓倍に分周して受信装置に送信しなくとも、多点サンプリングを可能とし、伝送誤りの発生確率を低減することが可能なデータ伝送システムを提供する。 - 特許庁

In a third pipe line stage, the associative memory core output result in the previous clock cycle is analyzed, and one winner is decided based on specific priority when a plurality of winners are detected in the retrieval result, and distances between the addresses indicating the locations of the lines of the winners and the input data and the winners are encoded for output.例文帳に追加

第３パイプラインステージにおいて、前回のクロックサイクルの前記連想メモリコア出力結果を分析し、検索結果に複数のウィンナがある場合に特定の優先度に基づいて１つのウィンナを決定し、そのウィンナの行の場所を示すアドレスと入力データとウィンナ間の距離を符号化出力する。 - 特許庁

This transmitter realizes the clock function by counting the number of the pulses of a fixed interval generated from the waveform of the AC voltage of a fixed frequency and measuring elapsed time in a soft timer 14 and periodically obtains time-and-date information from a measuring instrument through a measuring instrument side interface 15 so as to correct the measurement error.例文帳に追加

ソフトタイマ１４において一定周波数の交流電圧の波形から生成した一定間隔のパルスの数をカウントして経過時間を計測することにより時計機能を実現し、この計測誤差を修正するために定期的に計量器側インターフェイス１５を介して計量器３から日時情報を取得する。 - 特許庁

When the terminal user changes the current terminal time to an arbitrary time, the time managing part 13 updates a time error to a difference between the arbitrary time and the current terminal time, and a clock UI 14 uses the updated time difference and the current terminal time to recalculate and update a terminal display time.例文帳に追加

端末利用者により端末表示時刻を任意の時刻に変更する場合、時刻管理部１３は、その任意の時刻と端末現在時刻との差分に時刻誤差を更新し、時計ＵＩ１４は、更新された時刻時差と端末現在時刻とを用いて端末表示時刻を再計算して更新する。 - 特許庁

The selected number of clock outputs is detected by an inverter output selection number detection circuit 165, and when the selected number becomes large with an increase in the delay value of inverters, tristate inverters 117 to 124, connected in parallel with delay inverters 101 to 108 are turned ON, to make the delay value small.例文帳に追加

インバータ出力選択数検出回路１６５によりクロック出力の選択された数を検出し、インバータ遅延値が大きくなって選択された数が大きくなると遅延用インバータ１０１ないし１０８に並列に接続されたトライステートインバータ１１７ないし１２４をＯＮして、遅延値を小さくする。 - 特許庁

Each driver LSI1 has an output control means 1b which stops outputting of clock signals to the source driver LSI1 of the next stage during the outputting of source driver start pulse signals SPI to the source driver LSI1 of the next stage or till a prescribed time that is earlier than the output time.例文帳に追加

上記各ソースドライバＬＳＩ１は、次段のソースドライバＬＳＩ１へのソースドライバ用スタートパルス信号ＳＰＩの出力時、または出力より所定時間だけ早い出力所定時間前まで、上記クロック信号の次段のソースドライバＬＳＩ１への出力を停止する出力制御手段１ｂを有している。 - 特許庁

Since the laser beam is polarized answering to the applied magnetic field, the read data binarizing a read signal according to the test data obtained by the polarization are phase compared with the data clock that the switch timing of the magnetic field generated from the magnetic head 23 is decided, and a phase difference between them is detected.例文帳に追加

その印加した磁界に対応してレーザー光が偏光されるので、その偏光により得られる前記テストデータに応じた読み取り信号を２値化した読み取りデータと磁気ヘッド２３から発生する磁界の切換タイミングが決定されるデータクロックとを位相比較してそれらの位相差を検出する。 - 特許庁

The voltage-controlled oscillation means 4 in the clock converter outputs a noninverting feedback signal for a positive feedback loop from one output terminal of a buffer means 13 configuring part of the positive feedback loop employing a voltage-controlled phase shift means 14 and outputs the PLL feedback signal from the other output terminal.例文帳に追加

クロック変換器中の電圧制御発振手段４は、電圧制御型移相手段１４を用いた正帰還ループの一部を構成するバッファ手段１３の一方の出力端子から正帰還ループ用の正帰還信号を出力し、他方の出力端子からＰＬＬ帰還信号を出力する。 - 特許庁

A room for improvement in layout remains at the time of logic synthesis by analyzing an RTL (s2), extracting a high fan-out network (s3) and inserting a buffer for a clock tree to be performed at the time of layout into the RTL to the network (s4) and the optimal layout in consideration of the cell arrangement, the wiring area is performed by a layout tool.例文帳に追加

ＲＴＬを解析し（ｓ２）、ハイファンアウトネットを抽出し（ｓ３）、そのネットに対し、レイアウト時に行うクロックツリーのためのバッファをＲＴＬ中へ挿入する（ｓ４）ことにより、論理合成時にレイアウトでの改善の余地が残り、レイアウトツールでセル配置、配線領域を考慮した最適なレイアウトを行うことができる。 - 特許庁

Since the filter characteristics can be varied by altering the frequency of a clock signal entering the low-pass filter 1, a plurality of communication protocols can be dealt with through a simple arrangement without causing an increase in operation amount due to increase in the number of taps of the low-pass filter 1 as compared with a conventional example.例文帳に追加

而して、低域通過フィルタ１に入力するクロック信号の周波数を変更することでフィルタ特性を変化させるので、従来例に比較して低域通過フィルタ１のタップ数増加による演算量の増加を伴わずに簡単な構成で複数の通信規格に対応することが可能となる。 - 特許庁

In this communication device of a crystal-less oscillator and this self-calibrated embedded virtual crystal clock output method, a reference signal is provided, by one-side communication device at both transmission and reception ends of a communication system, to the other-side communication device, and the other-side communication device generates a corresponding reference frequency based on the reference signal.例文帳に追加

無石英発振器の通信装置と自動校正する嵌入式バーチャル水晶クロック出力方法は、通信システムの送受信両端の一通信装置により、もう一つの通信装置に参考信号を提供し、通信装置は、この参考信号を元に、対応する参考周波数を生成することができる。 - 特許庁

Signal lines L1-L5 severally branch off to be connected to D terminals of the FFs 11-15, and a clock signal CLK, a write-enable signal WEN, a chip select signal CEN, an input data signal DI, and an address signal A are inputted into the scan FFs 11-15 via the signal lines L1 to L5, respectively.例文帳に追加

信号線Ｌ１〜Ｌ５は、それぞれ分岐してスキャンＦＦ１１〜１５のＤ端子に接続されており、クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａは、それぞれ信号線Ｌ１〜Ｌ５を介してスキャンＦＦ１１〜１５に入力される。 - 特許庁

A signal from a NAND output terminal 7 of an AND circuit 3 in a first stage is divided into two and provides k (k is an integer ≥1) periods of the clock signal of the delay difference between the divided outputs by delay elements 26, 27 for connecting to input terminals 21, 22 of an AND circuit 25 in a second stage.例文帳に追加

１段目の論理積回路３の否定論理積出力端子７の信号を２分岐して該２分岐された出力間に遅延素子２６，２７によりクロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて２段目の論理積回路２５の入力端子２１，２２に接続する。 - 特許庁

In the clock which is equipped with a dial 30 having the pointer 23 and a drive mechanism 40 rotating the pointer 23, the scale 31 disposed on the dial 30 is shifted partially, thereby reducing misalignment of the pointer 23 to the scale 31 caused by the backlash of the drive mechanism 40.例文帳に追加

指針２３が配置された文字板３０と、指針２３を回転させる駆動機構４０とを備えた時計において、文字板３０に設ける目盛３１を部分的にずらすことにより、駆動機構４０のバックラッシュに起因する指針２３と目盛３１との位置ずれを小さくした構成の時計である。 - 特許庁

A gate signal GS corresponding to the normal width of a data pulse DP is generated on the basis of timing at which a comparator 31 detects a clock pulse CP, and the number of the edges of the pulse DP is counted on the basis of how many times the pulse height of the data pulse DP received while the gate signal GS is on becomes larger/smaller than a reference value.例文帳に追加

コンパレータ３１がクロックパルスＣＰを検出したタイミングに基づき、データパルスＤＰの正規の幅に対応したゲート信号ＧＳを生成し、そのゲート信号ＧＳのオンの間に受信したデータパルスＤＰの波高値が、何回、基準値との大小関係を反転したかに基づき、パルスＤＰのエッジ数をカウントする。 - 特許庁

An antenna body 204 of the antenna 101 has the plurality of antenna coils which are wound in layers one over another, and the antenna coil differing in inductance value is selected and used as the antenna for a wave clock by changing the fitting direction of the antenna coil in the housing.例文帳に追加

アンテナ１０１のアンテナ本体２０４は、複数の層に重ね巻きされた複数のアンテナコイルを有しており、電波時計の筐体の材質に応じて、前記筐体内における前記アンテナコイルの取り付け方向を変えることによって、インダクタンス値の異なるアンテナコイルを電波時計のアンテナとして選択して使用する。 - 特許庁

The controlling flip-flop 3 can be configured so as to beset to perform operation to toggle the data output in synchronization with the clock by an external control signal and a macro mode switching signal supplied to an external control input 51 and a macro test mode switching input 53 provided separately from a data input 52.例文帳に追加

制御用フリップフロップ３は、データ入力５２とは別に設けられた外部制御入力５１及びマクロテストモード切換入力５３に供給される外部制御信号及びマクロモード切換信号により、そのデータ出力を前記クロックに同期してトグルする動作を行うように設定可能であるように構成されている。 - 特許庁

The current amount measuring part 240 is equipped with a current accumulating part 241, which accumulates the detection current, an accumulation amount determining part 242 which determines that an electric charge accumulated in the current accumulating part 241 exceeds a prescribed threshold, and outputs a determination signal, and a count part 243 which starts counting of a clock pulse according to the output of the determination signal.例文帳に追加

電流量計測部240は、検出電流を蓄積する電流蓄積部241と、電流蓄積部241に蓄積された電荷量が所定の閾値を超えたことを判定して判定信号を出力する蓄積量判定部242と、判定信号の出力に応じてクロックパルスの計数を開始するカウント部243と、を備える。 - 特許庁

Every time a time measuring reset signal C1 is outputted by a CPU 10, a clock part 13 starts time measuring, a WDT (Watch Dog Timer) forced reset circuit 20 outputs a CPU reset signal C3 as a measured time reaches a preset time for monitoring, and the CPU 10 is forced to reset.例文帳に追加

ＣＰＵ１０から計時リセット信号Ｃ１が出力されるたびに時計部１３に計時動作を開始させるとともに、その計時時間が予め設定された監視時間に達したことに応じてＷＤＴ強制リセット回路２０にＣＰＵリセット信号Ｃ３を出力させ、ＣＰＵ１０を強制リセットさせる。 - 特許庁

When not used for a long time, such as midnight, a stand-by mode is shifted to a pause mode to turn off the power levels of the encoder unit 13, a memory unit 14, the decoder unit 15, and a clock generation unit 17, and the power levels of only a CPU unit 16 and a power supply unit 20 are set to a level 1.例文帳に追加

また、深夜などの長時間使用しないときには、スタンバイモードから休止モードに移行してエンコーダユニット１３、メモリユニット１４、デコーダユニット１５、クロック発生ユニット１７の電力レベルをオフにし、ＣＰＵユニット１６及び電源ユニット２０のみ電力レベルをレベル１にセットしておくようにしている。 - 特許庁

A control means (in this embodiment, a control section 3b of an energy management unit 3) causes a broadcasting means (broadcasting terminal 5) to broadcast a power rate unit price of a time zone to which time counted by a clock means belongs and a power rate unit price of a time zone subsequent to the time zone, on the basis of power information.例文帳に追加

制御手段（本実施形態においてはエネルギーマネジメントユニット３の制御部３ｂ）が、前記電力情報に基づき、前記時計手段で計時される時刻が属する時間帯の電気料金単価と、当該時間帯に続く次の時間帯の電気料金単価とを報知手段（報知端末５）に報知させる。 - 特許庁

The controller can be operated to receive a reference clock signal, receive at least a first control signal which indicates a request of message transmission from the first device to the second device when the first device is in a first operation mode, and generate an output control signal and an output data signal.例文帳に追加

コントローラは、基準クロック信号を受信し、第１のデバイスが第１の動作モードであるときに第１のデバイスに対する第２のデバイスへのメッセージ送信の要求を示す少なくとも第１の制御信号を受信し、出力制御信号および出力データ信号を生成するように動作可能である。 - 特許庁

A first delay circuit 110 gradually delays a clock signal CLK and generates a first delay signal CLK1, a second delay signal CLK2 having a phase faster than the first delay signal CLK1 by a predetermined value, and a third delay signal CLK3 having a phase slower than the first delay signal CLK1 by a predetermined value.例文帳に追加

第１の遅延回路１１０は、クロック信号ＣＬＫを段階的に遅延させて、第１の遅延信号ＣＬＫ１と、第１の遅延信号ＣＬＫ１より位相が所定値早い第２の遅延信号ＣＬＫ２と、第１の遅延信号ＣＬＫ１より位相が所定値遅い第３の遅延信号ＣＬＫ３を生成する。 - 特許庁

The input interface circuit 100 includes an input first stage circuit connected to a signal terminal at which data is externally input, and a phase adjustment circuit 6 for adjusting a clock that is externally input and a latch timing signal to latch circuits 3 and 4 included in the input first stage circuit to the same phase.例文帳に追加

本発明に係る入力インターフェース回路１００は、データが外部入力される信号端子に接続される入力初段回路と、外部入力されるクロックと、入力初段回路に含まれるラッチ回路３、４へのラッチタイミング信号とを同位相に調整する位相調整回路６と、を備える。 - 特許庁

In the transmission of control data from the control unit and supervisory data from a sensor unit, a series of pulsed signals output as a control data signal in accordance with a value of the control data under control of a predetermined timing signal synchronized with a transmission clock are provided with first and second signal reception effective time widths.例文帳に追加

制御部からの制御データとセンサ部からの監視データの伝送において、伝送クロックに同期した所定のタイミング信号の制御下で制御データの値に応じて制御データ信号として出力される一連のパルス状信号に、第１および第２信号受信有効時間幅を設ける。 - 特許庁

When the BootRAM is synchronized with clock, the equalizing timer control circuit 42 changes an operation time for a second pre-charge operation different from that for a first pre-charge operation after receiving an address ADD, between completion of an initial first pre-charge operation and start of the next second pre-charge operation.例文帳に追加

イコライズタイマ制御回路４２は、クロックに同期して動作する同期動作をＢｏｏｔＲＡＭに対して行う際、アドレスＡＤＤを受け取った後、最初の第１プリチャージ動作の終了後から次の第２プリチャージ動作が開始されるまでの間に、第２プリチャージ動作を第１プリチャージ動作と異なる動作時間に切り替える。 - 特許庁

The packet repeating unit is constituted which monitors a monitor port to be connected with a host device; performs clock supply control of a packet processing part in a self-device based on a link state of the monitor port; and transmits a message which instructs power save or sleep to other packet repeating unit to be connected via a stack port.例文帳に追加

上位装置と接続するためのモニタポートを監視し、当該モニタポートのリンク状態に基づいて自装置内のパケット処理部のクロック供給制御を行うとともに、スタックポートを介して接続される他のパケット中継装置に対してパワーセーブもしくはスリープを指示するメッセージを送信するパケット中継装置を提供する。 - 特許庁

The local timing reproducing part 120 generates a multi-phase timing signal J2 comprised of a plurality of clock signals, whose toggle frequency is lower than that of the entire high-speed signal processing part 140 and which become a reference of digital signal processing in the high-speed signal processing part 140, and supplies it to the high-speed signal processing part 140.例文帳に追加

局所タイミング再生部１２０は、高速信号処理部１４０全体のトグル頻度よりもトグル頻度の低いクロック信号であって、高速信号処理部１４０におけるデジタル信号処理の基準となる複数のクロック信号でなる多相タイミング信号Ｊ２を生成して高速信号処理部１４０に供給する。 - 特許庁

Then, the phase comparator 13 is connected to the DLL loop by the switching circuit 15 at a timing of rise edge of the input clock CLK1, the number of steps of delay cells of the first variable delay circuit 11 is set at the number of steps corresponding to a counter value of the counter 14, and a usual DLL locking operation is performed.例文帳に追加

そして、入力クロックＣＬＫ１の立上りエッジのタイミングで、切換回路１５により位相比較器１３をＤＬＬループに接続するとともに、カウンタ１４のカウンタ値に相当する段数に、第１可変遅延回路１１の遅延セル段数を設定してから、通常のＤＬＬロック動作を行わせる。 - 特許庁

The shift register changes latched voltage signals Va and Vb to a voltage which exceeds a power supply voltage by charge pump circuits T7, T8, and C1-C4, switches the output stage transistors T9 and T11 to the power supply voltage using the changed voltage signals, and outputs the latch signals of the positive polarity and the negative polarity which are synchronized with a clock.例文帳に追加

ラッチした電圧信号Ｖａ，Ｖｂをチャージポンプ回路Ｔ７，Ｔ８，Ｃ１〜Ｃ４で電源電圧を超える電圧に遷移させ、この遷移させた電圧信号を利用して出力段トランジスタＴ９，Ｔ１１を電源電圧までスイッチしてクロックに同期した正極性および負極性のラッチ信号を出力する。 - 特許庁

To provide a piezoelectric vibration reed and a manufacturing method of the piezoelectric vibration reed, as well as a piezoelectric vibrator equipped with the piezoelectric vibration reed, an oscillator, an electronic apparatus and a radio wave clock, which can manufacture the piezoelectric vibration reed without a surface defect, suppressing the influence of the surface defect in a previous process to extend over a subsequent process.例文帳に追加

前工程における表面欠陥の影響が後工程に及ぶのを抑制し、表面欠陥のない圧電振動片を製造することができる圧電振動片の製造方法及び圧電振動片、並びに圧電振動片を備えた圧電振動子、発振器、電子機器及び電波時計を提供する。 - 特許庁

To provide a clock generation circuit, a semiconductor integrated circuit, and a test device therefor which can prevent a decrease in detection rate and an increase in circuit size, reduce the effect of a multi-cycle path, correctly identify problem parts, and test at a higher frequency even if provided with test objects with different frequencies in a non-scanned cell test.例文帳に追加

非スキャンセルの試験において、検出率低下、回路規模の増大を防止でき、マルチサイクルパスの影響を低減でき、不具合箇所を的確に特定でき、異周波数の試験対象があっても高速側の周波数で試験をすることが可能な、クロック生成回路、半導体集積回路およびその試験装置を提供する。 - 特許庁

A detection circuit 302 generates error information nvco of a ratio T/t of a period T of an analog input signal and a period t of a sampling clock, a timing generation unit 304 generates the plurality of re-sampling timings by the plurality of delay times, and the data correction unit 303 generates the plurality of correction digital signals with the plurality of correction factors.例文帳に追加

検出回路３０２はアナログ入力信号の周期Ｔとサンプリングクロックの周期ｔの比Ｔ／ｔの誤差情報ｎｖｃｏを生成して、タイミング生成部３０４は複数の遅延時間で複数の再サンプリングタイミングを生成して、データ補正部３０３は複数の補正率で複数の補正デジタル信号を生成する。 - 特許庁

The step-up/down circuit is also provided with: a clock generating circuit 13 generating step-up/down clocks different in timing; and a switch control part 12 controlling switching of the transistors 2 and 7 so that output voltage is negative feedback-controlled to target output voltage, based on step-up/down clocks.例文帳に追加

さらに、タイミングの異なる昇圧及び降圧クロックを生成するクロック生成回路１３と、昇圧及び降圧クロックに基づいて、出力電圧を目標出力電圧に負帰還制御するように、トランジスタ２及び７の切り替え制御を行うスイッチ制御部１２と、を備える昇降圧回路。 - 特許庁

The solid-state imaging element 1 further includes an input terminal electrode group 41 including a plurality of terminal electrodes 41a-41d that each receive a reset signal Rst, a hold signal Hld, a horizontal start signal Sph, and a horizontal clock signal Ckh; switch means SW1-SW6; and an output terminal electrode 42.例文帳に追加

また、固体撮像素子１は、リセット信号Ｒｓｔ、ホールド信号Ｈｌｄ、水平スタート信号Ｓｐｈ、及び水平クロック信号Ｃｋｈのそれぞれを受ける端子電極４１ａ〜４１ｄを含む入力端子電極群４１と、スイッチ手段ＳＷ１〜ＳＷ６と、出力端子電極４２とを更に備える。 - 特許庁

A bridge circuit 22 for performing clock change by a single FIFO, has a circuit (configured of IN side comparison circuit or the like) for detecting a free space of the FIFO and a circuit (configured of OUT side comparator circuit or the like) for detecting data to be read, independently.例文帳に追加

ブリッジ回路２２を、１個のＦＩＦＯでクロック乗り換えを行う回路であって、ＦＩＦＯの空き領域の有無を検出するための回路（ＩＮ側比較回路等からなる回路）と、読み出すべきデータの有無を検出するための回路（ＯＵＴ側比較回路等からなる回路）とが独立して設けられている回路として構成しておく。 - 特許庁

The method and apparatus for determining the status of a resource 810 shared by multiple subsystems 802, 804, 806, 808 operating in mutually asynchronous clock domains apply a one-bit counter 814, 818, 822, 826 to each subsystem and synchronize the value of each such bit counter with all asynchronous clocks.例文帳に追加

相互に非同期的なクロックドメイン内で作動する多数のサブシステム（８０２，８０４，８０６，８０８）により共有される資源（８１０）の状態を決定する方法および装置は、各サブシステムに１ビットカウンタ（８１４，８１８，８２２，８２６）を適用し、このような各ビットカウンタの値を全ての非同期クロックと同期させる。 - 特許庁