「Clock」に関連した英語例文の一覧と使い方(497ページ目) - Weblio英語例文検索

The noise filter circuit disclosed herein in order to solve the task above is configured to add a flip-flop to a post-stage of the noise elimination circuit using a delay circuit and adopts a configuration such that the clock signal given to the flip-flop is delayed by a delay time different from that of the noise elimination circuit as a regular signal pulse which is used for the synchronization.例文帳に追加

前記課題を解決するために、本発明によるノイズフィルタ回路は、遅延回路を用いたノイズ除去回路の後段にフリップフロップを追加する構成とし、そのフリップフロップへ入力されるクロック信号をノイズ除去回路とは別時間遅延させた正規の信号パルスとし、これに同期させる構成とした。 - 特許庁

A 4-bit digital data train of parallelly superimposing respective 1-bit digital data on the basis of output of the respective sensor elements 22 to 26, and parallelly superimposing a clock pulse signal with a trigger as a reference, is converted into analog voltage having a level of a 2^(3+1) (=16) value between earth voltage '0' and reference voltage VCC.例文帳に追加

各センサ素子２２〜２６の出力に基づく各１ビットディジタルデータをパラレルに重畳し、かつ、トリガを基準とするクロックパルス信号をパラレルに重畳した４ビットディジタルデータ列を、接地電圧“０”と基準電圧ＶＣＣとの間において２^（３＋１）（＝１６）値のレベルを有するアナログ電圧に変換する。 - 特許庁

To provide a stably and surely operable magnetic sensor, using magnetic impedance effective element (referred to as MI element for short) which is operable stably and surely without being hardly influenced by noise, by providing a period where the change rate is constant in the current to be carried to a magnetic impedance effective element, and performing the measurement of voltage value avoiding clock edges.例文帳に追加

磁気インピーダンス効果素子（ＭＩ素子と略称する）に流す電流に変化率が一定な期間を設け、クロックエッジを避けて電圧値の計測を行うことにより、ノイズの影響が少ない、安定に確実に動作することができる磁気インピーダンス効果素子を用いた磁気センサを提供する。 - 特許庁

When a communication control circuit connecting a means for processing 1st protocol processing by a logical circuit, a means for processing 2nd protocol processing by a logical circuit, a circuit for controlling a storage device, and the storage device is realized, communication protocol processing can be executed in real time by an operation clock of a low speed about several times as high as a communication rate.例文帳に追加

第一のプロトコル処理を論理回路で処理する手段と第二のプロトコル処理を論理回路で処理する手段及び、記憶装置を制御する回路及び記憶装置を接続した通信制御回路を実現した場合、通信レートの数倍程度の低速な動作クロックでリアルタイムに処理できる。 - 特許庁

The dial pulse detection circuit consists of a shift register 1 that receives a DC impulse sent from a telephone set and shifts the impulse signal based on a prescribed sampling clock, an AND gate 2 consisting of a 7-input AND gate 21 and a 4-input AND gate 22 that receives an output of the shift register 1 and a counter 3 that receives an output of the AND gate 2.例文帳に追加

電話機から送出される直流インパルスを受け、所定サンプリングクロックでシフトするシフトレジスタ１と、このシフトレジスタ１の出力をうける７入力ＡＮＤゲート２１及び４入力ＡＮＤゲート２２より成るＡＮＤゲート２と、このＡＮＤゲート２の出力を受けるカウンタ３とにより構成される。 - 特許庁

When testing the chip, the performance measuring circuit so measures such performances of the circuit function module as its operational speed and consuming power as to store the performance data in the corresponding storage-table circuit, and the storage-table circuit so measures the data amount fed to the circuit function module as to select its optimal clock frequency, power-supply voltage, and board bias.例文帳に追加

チップテスト時に、性能測定回路が回路機能モジュールの動作速度、消費電力などの性能を測定し該当する記憶テーブル回路に性能データを記憶させ、記憶テーブル回路は該当する回路機能モジュールに供給されるデータ量を計測して最適なクロック周波数、電源電圧、基板バイアスを選択する。 - 特許庁

Furthermore, the data collection device allocates the node information included in the failure list distributively to each of clocks obtained from the total number of nodes of the network and the number of nodes collectable by a clock unit and corresponding to the number of clocks which is less than the predetermined number of clocks, and creates a collection list for determining the data collection order of the next cycle.例文帳に追加

また、データ収集装置は、ネットワークの全ノード数及びクロック単位で収集可能なノード数から求められる、所定クロック数より少ないクロック数に対応する各クロックに、失敗リストに含まれるノード情報を分散して割り当てて、次周期のデータ収集順序を決定する収集リストを生成する。 - 特許庁

A solid-state imaging apparatus includes: the plurality of pixels arranged in a first pixel region 1 which is not light-shielded and a second pixel region 2 which is light-shielded, and including a photoelectric converting means for converting an optical signal into an electric signal; and a scanning means for selectively scanning the plurality of pixels by a pixel selecting signal 5 synchronized with a clock signal.例文帳に追加

遮光されていない第１の画素領域１と、遮光されている第２の画素領域２とに配置され、光信号を電気信号へ変換する光電変換手段を有する複数の画素と、クロック信号に同期した画素選択信号５により複数の画素を選択して走査する走査手段と有する。 - 特許庁

When data volume to be stored in the buffer 8 is reduced due to jitter in the received image data or clock asynchronization (frequency deviation) between the transmitting side and the receiving side and an underflow inclination is generated, slow reproduction or a display image is freezed for a short period, the data volume to be stored in the buffer 8 is increased to solve the underflow inclination.例文帳に追加

受信映像データでのジッタや送信側と受信側のクロックの同期ずれ（周波数のずれ）により、バッファ８で蓄積データ量が減少し、アンダーフローの傾向になると、短い期間、スロー再生または表示画像をフリーズし、バッファ８での蓄積データ量を増加させてアンダーフロー傾向を解消する。 - 特許庁

A counting section 3 for counting the laps of a pulse signal in a pulse delay circuit 2 comprises a plurality of sub counters (first and second counters 31, 32) connected in series such that the most significant bit output of the first counter 31 (lower sub counter) is an operation clock CK2 for the second counter 32 (higher sub counter).例文帳に追加

パルス遅延回路２でのパルス信号の周回数をカウントするカウント部３を、複数の部分カウンタ（第１および第２カウンタ３１，３２）で構成し、第１カウンタ３１（下位の部分カウンタ）の最上位ビットの出力が第２カウンタ３２（上位の部分カウンタ）の動作クロックＣＫ２となるように直列接続する。 - 特許庁

The physical random number generator 1 is provided with a control circuit 6 which sequentially holds the parallel random number in the registers 5 every time the parallel random number is generated, reads out the parallel random number from the registers 5 according to a readout clock signal to output, and shifts the parallel random number from another register 5 into a register 5 having completed reading, thereby updating the contents thereof sequentially.例文帳に追加

パラレル乱数が生成される度にレジスター５に順次パラレル乱数を保持し、かつ、読出しクロック信号に応じてレジスター５からパラレル乱数を読み出して出力するとともに、読み出しの終了したレジスター５に他のレジスター５からパラレル乱数をシフトさせて内容を逐次更新する制御回路６を備える。 - 特許庁

Time of the documents is certified by receiving and storing by the information equipment from the time certification server time certification data enabling to certify that the present time set in a clock device of the information equipment is correctly set and by adding the time certification data to the document prepared on the information equipment by a user of the information equipment.例文帳に追加

情報機器の時計装置に設定された現在時刻が正しく設定されていることを証明できる時刻証明データを時刻証明サーバから情報機器が受信、記憶し、情報機器の使用者が前記情報機器上で作成した文書に時刻証明データを追加することで、文書の時刻証明を行う。 - 特許庁

Each of communication units 233 in a 1st communication system 230 is configured respectively to make accessed a data transmission line 231 in a specific timing period that is synchronously with a common system clock between the communication equipments 233 and that is set to each communication equipments 233 in the case of data transmission.例文帳に追加

第１の通信システム２３０において、複数の通信装置２３３の各々は、データ送信の際に、各通信装置２３３間で共通のシステムクロックに同期した各通信装置２３３毎に設定される固有のタイミング周期をもってデータ伝送路２３１に対してそれぞれアクセスする如く構成されている。 - 特許庁

The camera module 16 sends out the image-processed data one after another as image data for each pixel to the controller 12 over a camera data bus according to a clock 18 of 22.5 MHz fed from the controller 12, and an LCD display 13 displays one frame of image data sent out in an Idle + TX slot section.例文帳に追加

画像処理されたデータは、制御部１２から供給される２２．５ＭＨｚのクロック１８により１ピクセル単位の画像データとして、カメラデータバスを介してカメラモジュール１６から制御部１２に順次送出され、Ｉｄｌｅ＋ＴＸスロット区間で１フレーム分の画像データが送出されてＬＣＤ表示部１３に表示される。 - 特許庁

To provide a signal transmitting device, transmitter, and receiver, capable of simplifying circuit configuration in comparison with a type which performs transmission via one optical fiber, when transmitting red, green and blue video signals of DVI (digital visual interface) Standards, the clock signals thereof, and other low-speed signals different from the video signals via optical fibers.例文帳に追加

ＤＶＩ規格の赤、緑、青の映像信号およびそのクロック信号並びに映像信号とは別の低速の信号を光ファイバを介して伝送する場合に、１本の光ファイバにより伝送するものに比べ回路構成を簡単にすることができる信号伝送装置、送信器および受信器を提供する。 - 特許庁

An ACS circuit is provided with a subtractor circuit, an alarm signal is given to the subtractor circuit when a main comparator circuit detects that each path metric is a predetermined threshold or larger, and each ACS circuit subtracts a predetermined decreased value from the path metric, on the basis of the alarm signal to conduct subtractor processing in the clock of the same ACS processing.例文帳に追加

ＡＣＳ回路内に減算回路を設け、主の比較回路で各パスメトリックが予め定めたしきい値以上であったら警告信号を出力し、各ＡＣＳ回路では警告信号を基にパスメトリックから予め定めた減算値を減じることにより同じＡＣＳ処理のクロック内で減算処理を行う。 - 特許庁

A command circuit I comprises a first counter 54 for updating the counter value in a cycle for updating of an internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of a reset signal Re (or a fraudulence reset signal Re1) is transferred to a different state.例文帳に追加

指示回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。 - 特許庁

To provide a liquid crystal driving device in which frequency of the shift clock of a scanning driver is reduced while displaying a black strip region that is set for displaying a wide image on a liquid crystal display panel and which has reduced size (integrated) and saved power consumption and a method for driving the device.例文帳に追加

液晶表示パネルにワイド画像の表示に伴って設定される黒帯領域を表示する場合に、走査ドライバのシフトクロックの周波数を低減し、もって、装置規模の小型化（集積化）および消費電力の低減を図ることができる液晶駆動装置およびその駆動方法を提供する。 - 特許庁

After application of power, a frequency comparator 7 detects a frequency error of the local oscillator 32 on the basis of the stable reception clock from a demodulator 6 and controls the switch 2 so that the transmission of the modulation carrier is stopped until the frequency error enters the preset permissible range.例文帳に追加

電源投入後に周波数比較器７において、復調器６からの安定な前記受信クロックを基準として、局部発振器３２の周波数誤差を検出し、周波数誤差が予め設定した許容誤差範囲内に入るまで変調キャリアの送出を停止するようにスイッチ２を制御する。 - 特許庁

A power voltage supplied to the processor is increased to the normal level in returning to the normal mode from the idle mode, and a frequency of a clock signal supplied to the processor is decreased in comparison with a normal frequency until the power voltage is sufficiently increased to the normal level to prevent malfunction of the processor.例文帳に追加

また、遊休モードから正常モードに戻るときに、プロセッサに供給される電源電圧を正常レベルに上昇させ、電源電圧が正常レベルに十分に上昇するまでプロセッサに供給されるクロック信号の周波数を正常周波数より低下させてプロセッサの誤動作を防止する。 - 特許庁

The switching circuit 26 has a function of generating a vertical scan switching signal CSV and a horizontal scan switching signal CSH based upon a control signal CSVH supplied from the one external switching signal line by using two states of a clock signal CKV of the existing vertical-side shift register 22.例文帳に追加

切換回路２６は、既に存在している垂直側シフトレジスタ２２のクロック信号ＣＫＶの２つの状態を利用し、１つの外部切換信号線から供給される制御信号ＣＳＶＨに基づいて、垂直方向走査切換信号ＣＳＶと水平方向走査切換信号ＣＳＨを生成する機能を有する。 - 特許庁

A sample clock timing error measuring part 4 calculates the error direction and the error amount of a sample point by comparing the received IQ signals when ideally receiving known transmission preamble data with the IQ signals output by the A/D converter 2, and sets a phase correction value for correcting the calculated error to a phase shifter 5.例文帳に追加

サンプルクロックタイミング誤差測定部４は、既知の送信プリアンブルデータを理想的に受信した場合の受信ＩＱ信号と、Ａ／Ｄ変換器２により出力されたＩＱ信号を比較しサンプル点の誤差方向及び誤差の量を算出し、位相シフタ５に算出した誤差を補正する位相補正値を設定する。 - 特許庁

When the equipment is switched from the standby state to the normal state, the microcomputer power circuit operation mode switching signal XSTBY121 is outputted in the sublock operation state to switch the power source operation circuit mode to a large-current mode, and then the master clock 131 begins to be supplied, so that the normal state is entered.例文帳に追加

また、待機状態から通常状態へ移行する場合は、サブクロック動作状態でマイコン電源回路動作モード切替え信号ＸＳＴＢＹ１２１を出力して電源動作回路モードを大電流モードへ切替え、その後、マスタークロック１３１の供給を開始して通常状態へ移行する。 - 特許庁

The oscillation suspension detector circuit includes a charge pump for charging electron charge by using a clock signal generated, based on the oscillations of the oscillator circuit; a capacitor disposed between the output node of the charge pump and the second power supply node; and a buffer circuit for outputting a detection result based on the voltage potential of the output node.例文帳に追加

発振停止検出回路は、発振回路の発振に基づいて生成されたクロック信号を用いて、電荷を充電するためのチャージポンプと、チャージポンプの出力ノードと前記第２の電源供給ノードとの間に配置されたキャパシタと、出力ノードの電位に基づいて検出結果を出力するバッファ回路と、を備える。 - 特許庁

The 2-input 2-output clocked CMOPS inverter is an inverter where P-MOS and N-MOS transistors(TRs) 23, 24 that are simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other are connected between two bias sources and a circuit consisting of parallel connection of CMOS inverters 21, 22.例文帳に追加

この２入力２出力クロックドＣＭＯＳインバータは、互いに逆相関係にあるクロックパルスにより同時にＯＮ／ＯＦＦするＰ−ＭＯＳ，Ｎ−ＭＯＳトランジスタ２３，２４を、それぞれ、ＣＭＯＳインバータ２１，２２を並列接続してなる回路と２つのバイアス源との間に、接続してなるインバータである。 - 特許庁

The phase synchronization circuit 3 is provided with a reset pulse circuit 11 and a frequency divider circuit 12, and the reset pulse circuit 11 receives one data signal B2 among data signals B synchronously with a 1st clock signal A outputted from the data transmitter 1 and used for a reference and outputs a reset pulse D to the frequency divider circuit.例文帳に追加

位相同期回路３にリセットパルス回路１１と分周回路１２とを設け、リセットパルス発生回路１１でデータ送信装置１が出力する基準となる第１のクロック信号Ａに同期した複数のデータ信号Ｂの１つＢ２を受信して分周回路にリセットパルスＤを出力する。 - 特許庁

Thus one frame memory is used, to be able to store two frames of data by using the frame memory and a DDR SDRAM and adjusting the number of bits of inputted image data and a clock frequency, so that the mounting area, occupied by the frame memory and the cost price, can be reduced.例文帳に追加

本発明によれば、フレームメモリとしてDDR SDRAMを使用して、入力される映像データのビット数及びクロック周波数を調整することによって、一つのフレームメモリを使用して２フレームのデータを記憶することができ、これにより、フレームメモリが占める実装面積を減少させることができ、さらに原価も節減することができる。 - 特許庁

To provide a semiconductor laser drive apparatus in which current applied to a semiconductor laser is optimally corrected depending on respective conditions such as a pixel clock in an image forming device and semiconductor laser light amount with a simple configuration, so as to make up for oscillation delay of the semiconductor laser, and to obtain an output waveform suppressing rounding thereof.例文帳に追加

半導体レーザに印加する電流を、画像形成装置の画素クロックや、半導体レーザ光量の条件ごとに最適な補正を簡単な構成で行うことにより、半導体レーザの発振遅延を補い、且つ、鈍りを抑制した出力波形が得られる半導体レーザ駆動装置を提供すること。 - 特許庁

Two long and short hands on the dial of a clock are eliminated, respective graduations on the dial are set to be in a keyboard type, long and short keyboards are used, four short keyboards are pinched by long keyboards, three colored electric bulbs are put into the long keyboard, and hours and minutes are expressed where they are lit.例文帳に追加

時計の文字盤上の長短２本の針を無くし、文字盤上の目盛り一つ一つを鍵盤式にし、鍵盤の長短を使用し、長い鍵盤の間に四本短い鍵盤を挟み、長い鍵盤の中に色分けした三個の電球を入れ、それらが点灯した処で時間と、分を表現する。 - 特許庁

To provide an input circuit which uses a small amplitude differential signal interface and does not prevent acceleration while leaving the center voltage of an input signal and the allowable fluctuation range of a power supply voltage wide to some extent by eliminating the difference between the rise delay and the fall delay of clock signals.例文帳に追加

小振幅差動信号インターフェースを用いた入力回路において、クロック信号の立上り遅延と立下り遅延の差異をなくし、入力信号の中心電圧や電源電圧の許容変動範囲をある程度広くしたまま高速化を阻害しない入力回路を提供することにある。 - 特許庁

Control is thus performed to properly vary the frequency of a reception-side decoding clock DCK even when the line uses a network where the variance in packet delay is always large and the data amount does not show a normal distribution, thereby evading an overflow and an underflow of the reception-side buffer 114.例文帳に追加

このように制御することで、パケット遅延のばらつきが常時大きくてデータ量が正規分布を示さないネットワークを利用する回線の場合であっても、受信側の復号クロックＤＣＫの周波数を適切に変化させることができ、受信側のバッファ１１４におけるオーバーフローやアンダーフローが回避される。 - 特許庁

The lever device of this chronograph clock has a rotatable first operation lever 510, a second operation lever 512 rotatably arranged on the first operation lever and an operation lever regulating member 516 arranged on the first operation lever and having an operation lever regulating part 516b for regulating a rotational directional position of the second operation lever.例文帳に追加

クロノグラフ時計のレバー装置は、回転可能な第１の作動レバー５１０と、第１の作動レバーに回転可能に設けられた第２の作動レバー５１２と、第１の作動レバーに設けられ、第２の作動レバーの回転方向の位置を規正する作動レバー規正部５１６ｂを有する作動レバー規正部材５１６とを有する。 - 特許庁

The charge pump circuit uses positive boosting voltage 2VDD generated in a node (a) of the initial stage as gate voltage to turn on a MOS transistor which outputs high levels (VDD) of first, third and fourth clock drivers 41, 43, 51 in a positive boosting charge pump circuit 100A.例文帳に追加

本発明のチャージポンプ回路は、プラス昇圧チャージポンプ回路１００Ａにおいて、初段のノードａに生成された正の昇圧電圧２ＶＤＤを用いて、第１、第３及び第４のクロックドライバー４１，４３，５１の高レベル（ＶＤＤ）を出力するＭＯＳトランジスタをオンさせるためのゲート電圧として用いる。 - 特許庁

Then, in a period during which it is possible to lower a practical frame cycle, the cycle of a line clock having a cycle corresponding to one horizontal period is extended, the output timing of the image signals is shifted little by little for each group, and the output order of the respective groups is cyclically changed.例文帳に追加

そして、実質的なフレーム周期を落とすことができる期間においては、１水平期間に対応した周期を有するラインクロックの周期を延ばし、画像信号の出力タイミングを上記グループごとに僅かずつずらすとともに、各グループの出力順序を周期的に変化させるようにした。 - 特許庁

A receiver 34 receives the standard time from the outside and gives it to the portable terminal equipment 40 via the connector 31 to correct the indicated time, and also gives the standard time to a clock 35 too, so as to correct accurately, and makes the indicator 36 indicate the computation result.例文帳に追加

受信部３４は、外部より標準時刻情報を受け取り、接続部３１を介して携帯端末装置４０に与えて表示時間を補正させるとともに、その標準時刻情報を時計部３５にも与えて時計部３５が時間を精確に計算および補正するようにさせ、その計算結果を表示部３６に表示させる。 - 特許庁

When there is the electronic circuit element, a first electronic circuit element having the same setup time as the electronic circuit element and operating in response to a signal which the identical phase with a clock signal to be input to the electronic circuit element is generated, and a new library including the hard macro core library and the first electronic circuit element is generated.例文帳に追加

前記電子回路素子がある時に、前記電子回路素子と同一なセットアップタイムを有し、電子回路素子に入力されるクロック信号と同一の位相を有する信号に応答して動作する第１電子回路素子が生成され、ハードマクロコアライブラリと第１電子回路素子を含む新しいライブラリが生成される。 - 特許庁

For a frequency correction value calculated by a timing estimation part 103, an AFC part 106 controls a reference signal oscillator 107 with high precision and then a virtual radio frame counter 113 operates with the clock generated by a PLL circuit part 111, so the cycle of the virtual radio frame is always shorter than the cycle of the radio frame.例文帳に追加

タイミング推定部１０３で算出した周波数補正値に対し、ＡＦＣ部１０６が高い精度で基準信号発振器１０７を制御すれば、仮想無線フレームカウンタ１１３はＰＬＬ部１１１で生成されたクロックで動作するので、仮想無線フレームの周期は無線フレームの周期に対して常に短くなる。 - 特許庁

This driving method is used for the electronic device 101 having an AND (logical product) circuit 143 as a clock signal generating means, a shift register 142 as a serial parallel converting means, a D/A converter 141 as a digital analog converting means, and a comparator 140 as a comparing means.例文帳に追加

本発明の電子装置の駆動方法はクロック信号生成手段としてのＡＮＤ回路１４３と、シリアルパラレル変換手段としてのシフトレジスタ１４２と、デジタルアナログ変換手段としてのＤ／Ａコンバータ１４１と、比較手段としてのコンパレータ１４０を備える電子装置１０１の駆動方法である。 - 特許庁

An LED head in a printing apparatus connects a plurality of driving IC DRV supplying a driving electric current to an LED element constituting an LED array chip CHP in a cascade, and transmits printing data to each driving IC DRV based on the differential clock signals HD-CLK-P and HD-CLK-N.例文帳に追加

印刷装置におけるＬＥＤヘッドは、ＬＥＤアレイチップＣＨＰを構成するＬＥＤ素子に駆動電流を供給する複数の駆動ＩＣ ＤＲＶをカスケ−ドに接続し、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎに基づいて印刷デ−タを各駆動ＩＣ ＤＲＶにデータ転送する。 - 特許庁

A central controller 307 monitors message display data 500 stored in a storage device 308 by use of clock information 310 and when it determined that a message is required to display, it extracts display data from the message display data 500 and displays the message in an internal line terminal 305.例文帳に追加

中央制御装置３０７は、記憶装置３０８に記憶されているメッセージ表示データ５００を、時計情報３１０を用いて監視しメッセージの表示が必要であると判断したときにはメッセージ表示データ５００から表示データを抽出し、内線端末機３０５へメッセージの表示を行う。 - 特許庁

To safely reduce the frequency to restrain power consumption by using the fact that an external feed clock is not referred to in a self-refreshing mode of, for example, a SDRSDRAM, DDRSDRAM, DDR2SDRAM or the like; and to safely transit between a low-power consumption mode and a normal high-performance mode.例文帳に追加

一例としてＤＤＲＳＤＲＡＭやＳＤＲＳＤＲＡＭやＤＤＲ２ＳＤＲＡＭなどのセルフリフレッシュモードでは外部供給クロックは参照されなくなるのを利用し、周波数を安全に低減して消費電力を抑え、かつ低消費電力モードと通常高パフォーマンスモードとの間を安全に遷移できるようにする。 - 特許庁

Also, the fault detection circuit 14 measures a period (fault state period) where the operation state of the drive circuit 12 is abnormal in synchronization with a clock signal CLK2 from a CR oscillator 15, and outputs a fault detection signal Sa when the fault state period reaches a fault detection period (predetermined period).例文帳に追加

また、異常検知回路１４は、ＣＲ発振器１５からのクロック信号ＣＬＫ２に同期して駆動回路１２の動作状態が異常である期間（異常状態期間）を計測し、その異常状態期間が異常検知期間（予め定められた期間）に到達すると異常検知信号Ｓａを出力する。 - 特許庁

To provide a crystal oscillation circuit, a clock device and a measuring instrument, with which the highly accurate frequency output with high frequency stability can be obtained while using the crystal oscillator of low power consumption and low cost, power consumption is reduced and costs are reduced while being miniaturized without requiring work for calibrating an oscillation frequency.例文帳に追加

低消費電力で低コストな水晶発振器を用いて、周波数安定度の高い高精度な周波数出力が得られ、発振周波数を校正する作業の必要がない小型でかつ低消費電力で低コストな水晶発振回路および時計装置および計測装置を提供する。 - 特許庁

To provide an identification voltage control circuit and method of a clock data reproducing circuit with an identification voltage applying function capable of optically controlling an identification position at each light receiving level, and improving error rate characteristics compared with a conventional identifying circuit to which an identification point is fixed, and preventing any floor from being generated.例文帳に追加

各受光レベルで識別位置を最適に制御することができ、識別点が固定されていた従来の識別回路に比べてエラーレート特性が改善され、フロアーを生じることがなくなる識別電圧付与機能付きクロックデータ再生回路の識別電圧制御回路と識別電圧制御方法を提案する。 - 特許庁

To provide a design method for a synchronizing circuit by which the circuit can be divided entirely at random and an EMI noise caused by a peak current is prevented from increasing because of an increased peak current at clock leading or training with an increase in the circuit scale with respect to the design of the LSI synchronizing circuit.例文帳に追加

ＬＳＩ同期回路の設計に関して、回路を全くランダムに分割でき、回路規模が増大するに従い、クロックの立上がり、または立下がり時のピーク電流が大きくなり、ピーク電流に起因するＥＭＩノイズが増大するのを防ぐことができる同期回路の設計方法を提供する。 - 特許庁