「Clock」に関連した英語例文の一覧と使い方(501ページ目) - Weblio英語例文検索

Two systems 100 are respectively provided with a CPU sub-system 110 operating in the same timing by clock step synchronization between their own systems, an IO sub-system 120 connected to this, an FT controller 130 connected between them and a cross link 140 for connecting their own systems through the FT controller 130.例文帳に追加

２つのシステム１００は、自他システム間でクロックステップ同期により同じタイミングで動作するＣＰＵサブシステム１１０と、これに接続されるＩＯサブシステム１２０と、両者間に接続されるＦＴコントローラ１３０と、ＦＴコントローラ１３０を介して自他システム間を接続するクロスリング１４０とを有する。 - 特許庁

This optical receiving circuit has an avalanche photodiode(APD) 1, an AGC amplifying circuit 2, a peak detecting circuit(DET) 3, a differential amplifier circuit 4, a discriminating circuit 5, a clock extracting circuit 6, an edge detection type phase comparing circuit 7, a selecting circuit(SEL) 8, and a DC/DC converter 9.例文帳に追加

本発明に係る光受信回路は、アバランシェフォトダイオード（ＡＰＤ）１と、ＡＧＣ増幅回路２と、ピーク検波回路（ＤＥＴ）３と、差動増幅回路４と、識別回路５と、クロック抽出回路６と、エッジ検出型位相比較回路７と、選択回路（ＳＥＬ）８と、ＤＣ／ＤＣコンバータ９と、を有して構成される。 - 特許庁

The clock frequency of the respective control signals Sa and Sb for controlling the generation of the gradient magnetic field and a high frequency magnetic field is set higher than the frequency band of the reception band Rb of the MR signals m, is set to 500 kHz higher than 400 kHz of the reception band Rb of the MR signals m for instance.例文帳に追加

傾斜磁場及び高周波磁場の発生を制御する各コントロール信号Ｓａ、Ｓｂのクロック周波数をＭＲ信号ｍの受信帯域Ｒｂの周波数帯域よりも高く設定、例えばＭＲ信号ｍの受信帯域Ｒｂの４００ｋＨｚよりも高い５００ｋＨｚに設定する。 - 特許庁

Serial data 101 inputted to a data distribution circuit 1 are distributed to one of n pieces of the cells for which 512 bits are one unit on this memory 3 specified by an address 102 and the data are stored in the address specified by a bit address generator 2 for moving the address by one bit each by a clock 102.例文帳に追加

データ振分け回路１に入力されたシリアルデータ１０１をアドレス１０２で指定されたメモリ３上の５１２ビットを一単位としたｎ個のセルのうちの一つのセルに振分け、クロック１０２によって１ビットずつアドレスを移動するビットアドレス発生器２の指定するアドレスにデータを格納する。 - 特許庁

A clock generating circuit is constituted of a periodic information extraction circuit, a reference signal generating circuit, and a PLL circuit, the periodic information extraction circuit extracts an average period of the wobble signal, and the reference signal generating circuit generates a reference signal of the above average period carrying out phase synchronization with the reference phase signal.例文帳に追加

クロック生成回路を周期情報抽出回路と基準信号生成回路とＰＬＬ回路で構成し、周期情報抽出回路がウォブル信号の平均周期を抽出し、基準信号生成回路が基準位相信号に位相同期した上記平均周期の基準信号を生成する。 - 特許庁

A unit byte processing circuit 1 (2, 3) is provided with unit descramble circuits 11 (12, 13) having a data input terminal A and a feedback input terminal B, and a unit byte processing circuit 4 is provided with a unit descramble circuit 14 and an F/F 34 that delays an output of the circuit 14 by one clock and outputs a feedback signal fb.例文帳に追加

単位バイト処理回路１〜３の各々が、データ入力端Ａ、フィードバック入力端Ｂを有する単位デスクランブル回路１１〜１３の各々を備え、単位バイト処理回路４が、単位デスクランブル回路１４とその出力を１クロック分遅延させフィードバック信号ｆｂを出力するＦ／Ｆ３４とを備える。 - 特許庁

A maximum path delay reproducing circuit 4, including a circuit structure capable of reproducing a delay time equivalent of a maximum path delay time in an internal circuit 3 and/or a CPU 2 and operated by a system clock signal from a PLL circuit 1, which delays a prescribed signal by the circuit structure, is mounted on a chip.例文帳に追加

内部回路３および／またはＣＰＵ２での最大パス遅延時間と同等な遅延時間を再現可能であってＰＬＬ回路１からのシステムクロック信号によって動作する回路構造を含み、所定の信号を前記回路構造によって遅延させる最大パス遅延再現回路４をチップに搭載する。 - 特許庁

A scanner printer 1 generates an internal subscanning valid signal denoting an effective area of an image signal in the subscanning direction synchronously with a clock signal and receives an external subscanning valid signal denoting a valid area of the image signal in the subscanning direction received from and able to be processed by an external device.例文帳に追加

スキャナプリンタ１は、クロック信号に同期して、画像信号の副走査方向の有効領域を示す内部副走査有効信号を発生し、外部装置から入力され外部装置において処理可能な画像信号の副走査方向の有効領域を示す外部副走査有効信号を受信する。 - 特許庁

To provide a manufacturing method of a piezoelectric vibration piece in which developer is sufficiently immersed into a fork portion to form a mask pattern with good accuracy and formation failure of an electrode can be prevented, a piezoelectric vibration piece manufactured by the manufacturing method, a piezoelectric vibrator, an oscillator, an electronic apparatus and an electric wave clock using the piezoelectric vibration piece.例文帳に追加

又部に現像液を十分に浸入させてマスクパターンを精度よく形成し、電極の形成不良を防止できる圧電振動片の製造方法と、この製造方法により製造された圧電振動片、この圧電振動片を用いた圧電振動子、発振器、電子機器、および電波時計を提供する。 - 特許庁

To provide a control system where damage caused by a relay attack is effectively suppressed by determining whether the relay attack is carried out by allowing it to have such a configuration that clock errors between a key and a vehicle owned by a regular owner are corrected by a signal transmitted from the vehicle to the key in a smart key system.例文帳に追加

スマートキーシステムにおいて、車両からキーへ送信された信号から、正規の所有者が有するキーと車両との間でクロックの誤差を補正するような仕組みを持たせることにより、リレーアタックが行われているか否かを判定して、リレーアタックによる被害を効果的に抑制できる制御システムを提供する。 - 特許庁

Supply of a clock signal (CLK) and the transfer of data from a data supply part 40 to a drive circuit 50 are temporarily halted until time equivalent to response time of a driver circuit (an FET transistor) plus a passes from fall timing of a strobe signal (/STB) shown by B or rise timing of a strobe signal (/STB) shown by C.例文帳に追加

Ｂに示すストローブ信号（／ＳＴＢ）の立ち下がりタイミング、あるいはＣに示すストローブ信号（／ＳＴＢ）の立ち上りタイミングよりドライバ回路（ＦＥＴトランジスタ）の応答時間＋α分の時間が経過するまでクロック信号（ＣＬＫ）の供給、及びデータ供給部４０より駆動回路５０へのデータの転送を一時停止する。 - 特許庁

In the high-luminance expansion control range, when the shutter accumulation time is minimum and the quantity of light is further suppressed, the exposure control range is expanded by halving the accumulation time by doubling the clock and gradually lowering the AGC gain value after increasing the AGC gain value by a specified time.例文帳に追加

また、高輝度拡張制御範囲では、高輝度領域において、シャッタ蓄積時間が最小のときで、さらに光量を抑えたい場合には、クロックを２倍にすることによって蓄積時間を半分に減らし、ＡＧＣゲイン値を所定値分上げた後、徐々にＡＧＣゲイン値を下げることにより、露光制御範囲を拡張する。 - 特許庁

To be able to create a power on reset signal in a suitable timing by only setting to input clocks after, for example, power source voltage reaches the maximum value in rising of the power source without considering a time constant of a RC circuit, and to make initial polarity setting of the clock controlling the power on reset signal unnecessary.例文帳に追加

ＲＣ回路の時定数を考慮せずに、電源の立ち上がりにおいて、例えば電源電位が最大値に到達した後にクロックを入力するように設定するだけで、適切なタイミングでパワーオンリセット信号を生成でき、パワーオンリセット信号を制御するクロックの初期の極性設定を不要とする。 - 特許庁

The color signal modulating apparatus of the NTSC system consists of a clock timing changing circuit 11 to burst-lock a phase each line deviated by 90 degrees, and of a phase axis rotation circuits 22a and 22b to achieve a phase axis rotation calculation, whereby the conversion of the phase axis of a burst signal is achieved.例文帳に追加

ＮＴＳＣ方式のカラー信号復調装置に、ラインごとに位相が９０度ずつ変移した状態でバーストロックさせるクロックタイミング変更回路１１を設けるとともに、位相軸回転演算を行うための位相軸回転回路２２ａ、２２ｂを設けて、バースト信号の位相軸の変換を可能にする。 - 特許庁

To provide a mounted light irradiation device which can exhibit so-called therapeutic effects such as human biorhythm adjustment (biological clock), sleep and waking-up rhythm adjustment and mental stabilization or activation by the brightness and color of emitted light by emitting light to the eyes and the vicinities of the eyes from a light source.例文帳に追加

光源から眼および眼の近傍に光を照射することにより、照射される光の照度、色によって、人の生体リズム（体内時計）の調整、睡眠・覚醒のリズムの調整、ならびに、精神の安定・活性化を図ることができる、いわゆるライトセラピー効果を発揮することのできる装着型光照射装置を提供する。 - 特許庁

The receiver circuit reduces kick-back noises due to coupling capacitance from a pair of differential input transistors when a clock signal rises up to a high level by connecting the drain nodes of the pair of differential input transistors which respond to a reference voltage and a data signal, respectively, while the signal is at a low level, to a ground voltage.例文帳に追加

レシーバ回路は、信号がローレベルである間、基準電圧とデータ信号を各々受け入れる一対の差動入力トランジスタのドレイン端子を接地電圧と連結することにより、クロック信号がハイレベルに遷移する時に、一対の差動入力トランジスタの結合容量によるキックバックノイズを減少させる。 - 特許庁

In the respective circuits 1, pulse signals whose pulse widths are modulated by pulse width modulation circuits which are constituted respectively of a counter counting the clock signal and a comparator circuit comparing the counted value of the counter with the luminance data are generated and pulse currents are made to flow through LEDs of respective pixels in accordance with these pulse currents to emit light.例文帳に追加

各パルス幅変調回路１には上記クロック信号を計数するカウンタと、上記カウンタの計数値を輝度データと比較する比較回路によって構成されたパルス幅変調回路によりパルス幅変調されたパルス信号が生成され、このパルス信号に応じて各画素のＬＥＤにパルス電流が流れて発光する。 - 特許庁

A serial controller 127 starts a communication processing with a scanner unit via a scanner I/F 140, while power is supplied by an instruction of a CPU 112, and when no response is obtained from a scanner part, even after a prescribed time elapses, a clock signal to a scanner controller in a main controller 111 is interrupted by the instruction of the CPU 112.例文帳に追加

電源オン時にＣＰＵ１１２の指示によりシリアルコントローラ１２７にスキャナＩ／Ｆ１４０を介してスキャナユニットと通信処理を開始させ、所定時間経過してもスキャナ部から応答がなかった場合にはＣＰＵ１１２の指示によりメインコントローラ１１１内のスキャナコントローラへのクロック信号を遮断する。 - 特許庁

A master station output section 135 selects a latter half of one period of a clock signal to have a level of a power supply voltage Vx and selects a control signal area resulting from time-dividing the first half to have a level Vx/2 or a simulating ground level 0+ so as to provide an output of a serial pulse voltage signal with a control data signal superimposed thereon.例文帳に追加

親局出力部１３５は、クロックの１周期の後半を電源電圧Ｖｘのレベルとし、その前半を時分割した制御信号エリアをレベルＶｘ／２又は擬似的なグランドレベル０＋とすることで、制御データ信号を重畳した直列のパルス状電圧信号を出力する。 - 特許庁

In the scan chain reorder information, information defining the start point and end point of a scan chain, information defining the order of cells on the scan chain, the intrinsic names of the respective cells and terminal names, information defining the clock domain and polarity of a scan flip-flop on the scan chain and information defining scan chain reorder propriety information are included.例文帳に追加

スキャン・チェーン・リオーダ情報に、スキャン・チェーンの始点と終点を定義した情報、スキャン・チェーン上のセルの順番と、各セルの固有名および端子名を定義した情報、スキャン・チェーン上のスキャン・フリップフロップのクロック・ドメインと極性を定義した情報、並びにスキャン・チェーン・リオーダ可否情報を定義した情報を含める。 - 特許庁

A control part 3 make a measuring part 103 measure the consumption power amount at specified time intervals based on time information from a clock circuit 109, stores the measured amount in a storage part 105, displays the measure value on a measured value display part 107, and displays a graph on a load curve display part 1.例文帳に追加

制御部３は、時計回路１０９からの時間情報に基づいて計量部１０３に所定時間間隔で使用電力量を計量させ、この計量値を記憶部１０５に記憶する一方、計量値表示部１０７で数値表示させると共にロードカーブ表示部１でグラフ表示させる。 - 特許庁

Reception data in a partial period which is supposed to include partial data D1 in a specific range of the time code are acquired, and the reception data are compared with the partial data D1, to thereby discriminate at which timing of the reception data the partial data D1 are received, and second data of clock data are corrected thereby.例文帳に追加

タイムコードの特定範囲の部分データＤ１が含まれると想定される一部の期間の受信データを取得し、この受信データと部分データＤ１との比較を行って部分データＤ１が受信データのどのタイミングで受信されたかを判別し、それにより計時データの秒データの修正を行う。 - 特許庁

Effective image transfer pulses are outputted from effective images in an effective pixel transfer period that signal charge is read in, and dummy pixel transfer pulses whose clock frequency is higher than that of the effective pixel transfer pulses are outputted in a dummy pixel transfer period that signal charge is read out from the dummy pixels even after the effective pixel transfer period has elapsed.例文帳に追加

有効画素から信号電荷の読取を行う有効画素転送期間に有効画素転送パルスを出力し、有効画素転送期間経過後であってダミー画素から信号電荷の読取を行うダミー画素転送期間に、有効画素転送パルスよりもクロック周波数が高いダミー画素転送パルスを出力する。 - 特許庁

The number of horizontal lines is increased by giving a clock whose horizontal period is shorter than that of a regular format to the CCD 11 and the 1st selector 13 so as to increase a horizontal blank period and the increased number of horizontal lines is assigned to the vertical blank period so as to drive the vertical transfer with a drive pulse with a lower frequency.例文帳に追加

ＣＣＤ１１および第１のセレクタ１３に対して水平期間が正規フォーマットよりも短いクロックを与えることにより、水平ブランク期間を削減することで水平ラインを増加させ、増加した水平ラインを垂直ブランク期間に割り当て、垂直転送をより低周波の駆動パルスで駆動する。 - 特許庁

An MCU 2 has bus control line output terminals 16 and 17, horizontal drive pulse input terminal 18, a vertical drive pulse input terminal 19, OSD signal output terminals 20 to 23, a reset pulse input terminal 24, a power source voltage output terminal 29, and a clock input terminal 31 concentrically provided at the same side.例文帳に追加

また、ＭＣＵ２が有するバス制御線出力端子１６，１７、水平ドライブ用パルス入力端子１８、垂直ドライブ用パルス入力端子１９、ＯＳＤ信号出力端子２０〜２３、リセットパルス入力端子２４、電源電圧出力端子２９、クロック入力端子３１を、同一の辺に集約して設ける。 - 特許庁

When a signature request, designating a signature object data 1a is inputted, a time detecting means 2c determines whether the in-module time indicated by an internal clock is time after that indicated by the time information attached for generation of a digital signature to the latest signed file 1b.例文帳に追加

署名対象データ１ａを指定した署名要求が入力されると、時刻検証手段２ｃにより、内部時計で示されるモジュール内時刻が、最新の署名済ファイル１ｂに対して電子署名作成時に付与された時刻情報で示される時刻よりも後の時刻であるか否かを判断する。 - 特許庁

In a column-signal processing unit 22_-1, the period of a counter clock for counter processing is set to such an extent that conversion errors due to predetermines cause are less likely to occur in a count result by a counter and count processing is performed, thereby acquiring high-order bit data (D1) in digital data, corresponding to a signal to be processed.例文帳に追加

カラム信号処理部２２＿１において、カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差がカウンタによるカウント結果に生じ難い程度に設定してカウント処理を行なうことで、処理対象信号に対応するデジタルデータにおける上位のビットデータ（Ｄ１）を取得する。 - 特許庁

The rotational phase detection apparatus 4 comprises: a noise canceller 6f for shifting the phase of Z-phase signals by clock signals and canceling noise contained in the Z-phase signals; a Z-band generator 7f for removing noise which has intruded into an inhibition section except in the vicinity of the phase of generated Z-phase signals; and a Z-phase monitor 9f.例文帳に追加

回転位相検出装置４は、Ｚ相信号をクロック信号により位相シフトしＺ相信号に含まれるノイズをキャンセルするノイズキャンセラー６ｆと、Ｚ相信号の発生位相近傍以外の禁止区間で侵入するノイズを除去するＺバンド発生器７ｆ及びＺ相監視器９ｆを有する。 - 特許庁

When a PINT_-USBN signal entered into an interface 10 when a printer is connected to a personal computer is synchronized, and is entered into a PINT_-COUNTER 3a as a sync_-PINT signal, the PINT_-COUNTER 3a starts counting a clock, and an interrupting signal is entered into a CPU 20 when the count value reaches a connection recognition value.例文帳に追加

パーソナルコンピュータにプリンタが接続された時にインタフェース１０に入力されるＰＩＮＴ＿ＵＳＢＮ信号が同期化され、ｓｙｎｃ＿ＰＩＮＴ信号としてＰＩＮＴ＿ＣＯＵＮＴＥＲ３ａに入力されると、ＰＩＮＴ＿ＣＯＵＮＴＥＲ３ａがクロックのカウントを開始し、そのカウント値が接続認識値に達すると、割り込み信号がＣＰＵ２０に入力される。 - 特許庁

The analogue electronic clock comprises a rotor 14, a 4th wheel 142 which is rotated after sped down based on the rotation of the rotor 134, a 2th wheel 150 which is rotated after sped down based on the rotation of the 4th wheel 142, and an hour wheel 156 which is rotated after sped down based on the rotation of the 2th wheel 150.例文帳に追加

本発明のアナログ電子時計は、ロータ１３４と、ロータ１３４の回転に基づいて減速されて回転する四番車１４２と、四番車１４２の回転に基づいて減速されて回転する二番車１５０と、二番車１５０の回転に基づいて減速されて回転する時車１５６とを備える。 - 特許庁

The frequency of the superposed high frequency current is set so that f1>f2×N (N=1, 2, 3, etc.), when the frequency is f1 and the pixel clock is f2, and the frequency f1 of the high frequency current is set greater than the frequency f3 at which the gain of the intensity modulation of the semiconductor laser 1 becomes 0 dB.例文帳に追加

この時、重畳する高周波電流の周波数をｆ１、画素クロックの周波数をｆ２とすると、ｆ１＞ｆ２×Ｎ（Ｎ＝１、２、３、・・・）に設定すると共に、半導体レーザ１の強度変調のゲインが０ｄＢとなる周波数ｆ３よりも高周波電流の周波数ｆ１を大きく設定する。 - 特許庁

The time authentication agency 30 searches data 32 comprising a processing object data part 32a and an attached information part 32b to check whether or not the data 32 are within a reference value, compares the data 32 with the data 12 stored in the time distribution agency 10 so as to apply monitor control to the time of an internal clock of the information controller 50.例文帳に追加

時刻認証機関３０は処理対象データ部３２ａと付帯情報部３２ｂからなるデータ３２を、検索してデータ３２が基準値内に収まっているか否かを調べると共に、時刻配信機関１０に保存されたデータ１２と比較して、情報制御装置１０の内部時計の時刻を監視制御する。 - 特許庁

An image processing device has a clock thinning control block 10 for optimizing a bandwidth request for access requests to a memory by distributing the frequency of access requests within a specified period according to the size of image data to be processed by the access requests and processing time allowable to complete the processing.例文帳に追加

本発明の画像処理装置は、アクセス要求処理を行なう画像データのサイズ及びその処理の完了に許容される処理時間により、アクセス要求の頻度を規定の期間内に分散させることにより、メモリへのアクセス要求におけるバンド幅要求を最適化するクロック間引き制御ブロック１０を設けたものである。 - 特許庁

To provide an optical disk unit which enables OPC(optimum power calibration) processing on a jitter amount criterion using a smaller area than heretofore, a method for generating a clock of the optical disk unit and a method for setting light quantity of the optical disk unit.例文帳に追加

本発明は、光ディスク装置及び光ディスク装置の制御方法に関し、例えばＤＶＤ＋ＲＷ、ＤＶＤ＋Ｒ、ＤＶＤ−Ｒ／ＲＷ等の光ディスク装置に適用して、例えばＯＰＣ処理において、従来に比して少ない領域を使用してジッタ量による判断基準により処理することができるようにする。 - 特許庁

An output clock signal 304 outputted from a frequency synchronizing section 300 is sent to Alice 100 via a classic channel 403 in an optical fiber transmission line 400, simultaneously returned from a returning section 500 and sent again to Bob 200 via the classic channel 402 in the optical fiber transmission line 400.例文帳に追加

周波数同期部３００から出力される出力クロック信号３０４は光ファイバ伝送路４００中の古典チャネル４０２を介してアリス１００へ送られると同時に、折り返し部５００から折り返されて再び光ファイバ伝送路４００中の古典チャネル４０２を介してボブ２００に送られる。 - 特許庁

To contribute to transfer rate improvement and reliability improvement of a device by providing a circuit a circuit for satisfying high stability and fast pulling even when signal quality is bad and further mounting the circuit on an information recording and reproducing device about a PLL circuit for extracting a synchronous clock from a wobble detection signal.例文帳に追加

ウォブル検出信号から同期クロックを抽出するＰＬＬ回路に関して、信号品質が悪い場合でも高安定性と高速引込みを満足する回路を提供し、さらには、情報記録再生装置に搭載することによって装置の転送レート向上と信頼性向上に貢献する。 - 特許庁

To absorb a variation in effective gain detected from equalization data by an effective gain having characteristics reverse to those of the detected effective gain in a PLL arranged such that a phase is detected using the equalization data from an equalizer and a sampling clock signal is controlled based on the detected phase information.例文帳に追加

等化器からの等化データを用いて位相を検出し、この検出した位相情報に基づいてサンプリングクロック信号を制御する構成のＰＬＬにおいて、等化データから実効ゲインを検出し、その検出した実効ゲインと逆特性の逆特性実効ゲインで実行ゲインの変動を吸収する。 - 特許庁

To provide an interface control circuit capable of efficiently accepting the processing request signals of plural blocks to be synchronously operated according to clock signals at respectively different frequencies, to accelerate the processing speed of an emulation unit or the like built in a microcontroller or the like and to shorten the required time of emulation using this unit.例文帳に追加

それぞれ異なる周波数のクロック信号に従って同期動作する複数のブロックの処理要求信号を効率良く受理しうるインタフェース制御回路を実現し、マイクロコントローラ等に内蔵されるエミュレーションユニット等の処理速度を高め、これを用いたエミュレーションの所要時間を短縮する。 - 特許庁

A data transfer transmission/reception part 14 on a reception side reads the image data from the memory part 12 according to the timing in which data are read from the memory part 12 by the data transfer information signal transmitted from the data transfer transmission/reception part 13, makes them synchronized with the clock signal from the transmitter 11 and transmits them to the data transfer cable.例文帳に追加

受信側のデータ転送送受信部１４は、データ転送送受信部１３から送信されるデータ転送情報信号によるメモリ部１２からデータを読み出すタイミングに従い、メモリ部１２から画像データを読み出し、発信機１１からのクロック信号に同期させてＢ機に接続するデータ転送ケーブルに送信する。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

A 47h-code pulse is obtained by detecting, through a 47h-code detector 4, a 47h-code of each TS packet in a parallel converted DVB-ASI signal, supplied to a phase comparator 13 of a PLL circuit via an adaptive phase alternation circuit 5, and phase-compared with a phase reference clock F1 from a frequency divider 8.例文帳に追加

パラレル変換されたＤＶＢ−ＡＳＩ信号の各ＴＳパケットの４７ｈコードが、４７コード検出器４により、検出された４７ｈコードパルスＥが得られ、適応型位相代替回路５を介してＰＬＬ回路の位相比較器１３に供給され、分周器８からの位相基準クロックＦ１と位相比較される。 - 特許庁

The clock control means 52 determines whether the DMA transfer is being executed, controls the operating frequency to the operating frequency determined based on the idle ratio if the DMA transfer not in execution is determined, and controls the operating frequency to a predetermined frequency if the DMA transfer in execution is determined.例文帳に追加

クロック制御手段５２は、ＤＭＡ転送実行中であるか否かを判定し、ＤＭＡ転送実行中ではないと判定した場合には、動作周波数をアイドル率に基づき決定された動作周波数に制御し、ＤＭＡ転送実行中であると判定した場合には、動作周波数を所定の周波数に制御する。 - 特許庁

A plurality of pulse-outputting circuits constituted of the first thin-film transistor 11 to the eleventh transistor are constituted and are operated, on the basis of a plurality of clock signals which control the respective transistors, preceding stage signals inputted form the pulse-outputting circuits of preceding stage, following the stage signals inputted from the pulse-outputting circuits of following stage and resetting signals.例文帳に追加

第１薄膜トランジスタ乃至第１１トランジスタで構成される複数のパルス出力回路を構成し、各トランジスタを制御する複数のクロック信号、前段のパルス出力回路より入力される前段信号、後段のパルス出力回路より入力される後段信号、及びリセット信号に基づいて動作させる。 - 特許庁

Actually, under the clock signal ϕ2, input-side switches S1-0 to S1-2^n-1 of divided electrostatic capacitors Csd0-Csd2^n-1 are changed over to either a high voltage reference voltage VT1 or a low voltage reference voltage VB1, thereby regulating the amount of charges to be transferred to the electrostatic capacitor Cs0.例文帳に追加

実際には、クロック信号φ２の時に分割された静電容量素子Ｃｓｄ０〜Ｃｓｄ２^n −１の入力側のスイッチＳ１−０〜Ｓ１−２^n −１を高電圧参照電圧ＶＴ１、または低電圧参照電圧ＶＢ１のいずれかに切り替えることで、静電容量素子Ｃｓ０への電荷転送量を調整している。 - 特許庁

To provide a life clock, concerning life administration of living, while recognizing the whole picture of a self goal age to live and the time allowed left-behind life every day, verifying to adjust circumstances the self occupies via his present position of life, to exclude a life of letting it take its own course.例文帳に追加

本発明は、なりゆき人生を排除するために、自己の生存目標年齢や残された人生の持ち時間の全容を日々に認識し、自分がいま人生のどの位置にどのような状況にあるかを常に検証・調整しながら歩むための、人生管理に関する人生時計を提供する。 - 特許庁