「Clock」に関連した英語例文の一覧と使い方(504ページ目) - Weblio英語例文検索

A circuit break detection part 3 is synchronized with a circuit break detection clock 35, detects a break of the connection circuit between the LSIs (not shown) connected to the pervious step according to a result of the detection of the inspection signal, which is inserted into the data signal 31 outputted from the LSI connected to the previous step, and outputs a circuit break detection alarm 34.例文帳に追加

回路断線検出部３は、回路断線検出用クロック３５に同期して、前段に接続された図示しないＬＳＩとの間の接続回路の断線を、前段に接続された上記ＬＳＩから出力されたデータ信号３１に挿入された検査信号の検出の有無により検出して回路断線検出アラーム３４を出力する。 - 特許庁

Server units 51-53 installed on the network are provided with a charge management function, a destination management function, and a clock information providing function and then the network facsimile terminals 21-23 have only to equip a network interface to acquire communication charge data, a FAX number of a communication destination corresponding to abbreviation dial data and time data or the like from the server units 51-53.例文帳に追加

ネットワーク上に設置されたサーバ装置５１〜５３に料金管理機能、宛先管理機能、時計情報提供機能を持たせることで、ネットワークＦＡＸ２１〜２３は、ネットワークインタフェースを装備するだけで、サーバ装置５１〜５３から通信料金データ、短縮ダイヤルに対応する通信相手先のＦＡＸ番号、時刻データなどを取得することとなる。 - 特許庁

A power control circuit 14b supplies electric power to a light- emitting part 20 and a light-receiving part 30 according to the gate signal outputted from a timing generating circuit 12 and a signal pattern generating circuit 13 outputs a pulse signal to the light-emitting part 20 and a signal decision circuit 18 according to the gate signal outputted from the timing generating circuit 12 and a clock signal.例文帳に追加

電源制御回路１４は、タイミング発生回路１２から出力されるゲート信号に基づいて発光部２０と受光部３０へ電源を供給し、信号パターン発生回路１３は、タイミング発生回路１２から出力されるゲート信号とクロック信号に従って発光部２０と信号判定回路１８へパルス信号を出力する。 - 特許庁

Idle circuits 108-1, 108-2, depending on an idle operation completion signal 113, control a data input state to the integrated circuit in an idle state of holding a previous value or the previous value being reversed, until a time point that the power supply voltage stabilization determination circuit detects a state that the power supply voltage is stabilized from a start time point of clock control timing.例文帳に追加

アイドル回路１０８−１、１０８−２は、アイドル動作完了信号１１３に基づいて、クロック制御タイミングの開始時点から電源電圧安定化判定回路が電源電圧が安定する状態を検出する時点まで、集積回路へのデータ入力状態を前値保持又は前値反転のアイドル状態に制御する。 - 特許庁

An A/D converter is used which is provided with a reference voltage generating means for generating a plurality of reference voltages, a differential amplifying means for amplifying a voltage difference between each of the plurality of reference voltages and an input signal voltage and generating a plurality of output voltage sets, and an operating means for receiving the plurality of output voltage sets and operating according to a clock signal.例文帳に追加

複数の参照電圧を生成する参照電圧生成手段と、複数の参照電圧の各々と入力信号電圧との電圧差を増幅し、複数の出力電圧セットを生成する差動増幅手段と、複数の出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備えるＡ／Ｄ変換器を用いる。 - 特許庁

When a indication for revision is inputted (S12), environmental information on the voltage of a battery as the power source and peripheral temperature is obtained (S14) and when the environment meet certain conditions (S16), the clock frequency, communication speed, etc., are switched to values higher than usual (S18), so that the revision process is performed fast (S20).例文帳に追加

そこで、バージョンアップの指示が入力された場合（Ｓ１２）、電源であるバッテリの電圧や周辺温度などの環境情報を取得し（Ｓ１４）、環境が一定の条件を満足していれば（Ｓ１６）、クロック周波数や通信速度などを通常時よりも高い値に切り替えることにより（Ｓ１８）、バージョンアップ処理を高速に実行する（Ｓ２０）。 - 特許庁

The current control circuit 31 counts the number of clocks of a reference clock RCK after an output signal Vout is made larger than analog voltage D1, when the number of clocks is equal to or more than the prescribed number, the auxiliary switch element 25 is conducted and the auxiliary constant current circuit 26 is operated, and reduction quantity of the output signal Vout per unit hour is made large.例文帳に追加

電流制御回路３１は、出力信号Ｖoutがアナログ電圧ＤＩよりも大きくなった後に基準クロックＲＣＫのクロック数をカウントし、クロック数が所定個数以上になったら、補助スイッチ素子２５を導通させて補助定電流回路２６を動作させ、単位時間あたりの出力信号Ｖoutの降下量を大きくしている。 - 特許庁

Thereby when an input data signal is shifted from low to high, a first source-follower 20 biased so that the convergence value of the output voltage becomes prescribed high voltage and a second source-follower 23 biased so that the convergence value becomes the same high voltage after one-clock period are used and these two source-follower parts 20, 23 are operated in suitable timing.例文帳に追加

そこで、入力データ信号がＬｏｗからＨｉへ遷移した際に、出力電圧の収束値が所定のＨｉ電圧となるようバイアスされた第１のソースフォロワ２０と、１クロック周期の後に同Ｈｉ電圧となるようバイアスされた第２のソースフォロワ２３とを用い、これら２つのソースフォロワ２０，２３を適切なタイミングで動作させる。 - 特許庁

This shift register unit comprises: a first transistor for receiving a reset signal and making the sift register unit stoop a pulse output; a second transistor for receiving a set signal to start the shift register unit; a third transistor for receiving a clock signal to make the shift register unit output a pulse; and a fourth transistor for receiving a refresh signal to set voltage of the shift register unit.例文帳に追加

リセット信号を受けてシフトレジスタユニットにパルス出力を停止させる第１トランジスタと、設定信号を受けてシフトレジスタユニットを起動させる第２トランジスタと、クロック信号を受けてシフトレジスタユニットにパルスを出力させる第３トランジスタと、リフレッシュ信号を受けてシフトレジスタユニットの電圧を設定する第４トランジスタとから構成される。 - 特許庁

A repeater 150 receives internal clocks CLK_-PF, CLK_-NF (the following: internal clock) provided from a DLL circuit 100 in spite of data read-out operation, and outputs DLL clocks CLK_-P, CLK_-N (the following: DLLclock) to a data output circuit 200 and a data strobe signal output circuit 300 in accordance with an internal signal DLLENCLK.例文帳に追加

リピータ１５０は、データ読出動作に拘わらずＤＬＬ回路１００から配信される内部クロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦ（以下、単に内部クロック）を受け、内部信号ＤＬＬＥＮＣＬＫに応じて、データ読出動作時のみデータ出力回路２００およびデータストローブ信号出力回路３００にＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎ（以下、単にＤＬＬクロック）を出力する。 - 特許庁

An automatic signal generator 30 repeatedly counts from an initial value to an end value with a specified clock, and supplies the illumination start signal to the driving current control unit 20 when the count value reaches a specified illumination start value, or the extinction start signal to the control unit 20 when the count value reaches a specified extinction start value.例文帳に追加

自動信号発生部３０は、初期値から終了値まで所定のクロックで繰り返しカウントし、得られたカウント値が所定の点灯開始値と一致したときに点灯開始信号を駆動電流制御部２０に供給し、カウント値が所定の消灯開始値と一致したときに消灯開始信号を駆動電流制御部２０に供給する。 - 特許庁

The phase deviation of the reproducing clock PCLK generated in a PLL circuit 108 according to a mark signal (TPP) on a disk 1 is steeply corrected according to a phase deviation amount ERR based on a training pattern of a frame start position, and is finely corrected according to the phase deviation amount ERR based on a pre-code of a start position of each segment.例文帳に追加

ディスク１上のマーク信号（ＴＰＰ）に応じてＰＬＬ回路１０８にて生成された再生クロックＰＣＬＫの位相ずれは、フレーム開始位置のトレーニングパターンに基づく位相ずれ量ＥＲＲに応じて急峻に補正され、且つ、各セグメントの開始位置のプリコードに基づく位相ずれ量ＥＲＲに応じて微細に補正される。 - 特許庁

The simulation processing part performs the count processing of a count value based on a gradation clock, and inputs the data of a PWM data signal from the display driver model to a display panel model, and specifies the changing point of the PWM data signal, and acquires the count value corresponding to the specified changing point, and obtains the gradation data of the PWM data signal based on the acquired count value.例文帳に追加

シミュレーション処理部は、階調クロックに基づきカウント値のカウント処理を行い、表示ドライバモデルからのＰＷＭデータ信号のデータを表示パネルモデルに入力し、ＰＷＭデータ信号の変化点を特定し、特定された変化点に対応するカウント値を取得し、取得されたカウント値に基づいて、ＰＷＭデータ信号の階調データを求める。 - 特許庁

Specifications of the operating voltages in individual integrated circuits 2, 20, 32, 44 and 48 are performed by operating the integrated circuits 2, 20, 32, 44 and 48 at a plurality of required clock frequencies and determining the minimum supply voltage VDD_min for generating the result of a success to a series of impressed test vectors in each of the frequencies.例文帳に追加

個体集積回路２、２０、３２、４４、４８における動作電圧の特定は、それらの集積回路２、２０、３２、４４、４８を、複数の所要クロック周波数において動作させ、かつ、それらの周波数のそれぞれにおいて、一連の印加されたテスト・ベクトルに対し合格の結果を生じる最小供給電圧Ｖｄｄ_minを決定することにより行われる。 - 特許庁

A clock synchronization serial circuit 5 outputs mask data by as much as the number of times set in a mask register 19 in place of a part of the control data within one control period, thereby stopping the display in a LED display element 6 in this period and controlling gray scale lighting of the LED display element 6 arranged with a plurality of LED elements 26 in a matrix form.例文帳に追加

クロック同期シリアル回路５は、１制御周期内において、マスクレジスタ１９に設定された回数だけマスクデータを制御データの一部に代えて出力することで、当該期間はＬＥＤ表示部６における表示を停止させ、複数のＬＥＤ素子２６をマトリクス状に配置してなるＬＥＤ表示部６を階調点灯制御する。 - 特許庁

An apparatus for developing the synchronization of an intermediate layer of a signal such as a transport layer or a multiplex layer of a multi-layered compressed video signal includes, at the encoding end of the system, a counter 23 which is responsive to a system clock 22, and a count value is embedded in the signal at the transport layer following a prescribed schedule by a processor 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

A stop period during which the output of horizontal synchronizing signal consisting of a video signal, a strobe signal STB and a vertical drive clock signal VCK is stopped at least one time or more and for two horizontal periods or more during a display period in one vertical period is set by a control device (for example, timing controller 14)(horizontal synchronizing signal stop period setting mode processing).例文帳に追加

制御手段（たとえば、タイミングコントローラ１４）により、映像信号ストローブ信号ＳＴＢ及び垂直ドライバクロック信号ＶＣＫからなる水平同期信号の出力を１Ｖ期間内の表示期間中に少なくとも１回以上かつ２水平期間以上停止する停止期間が設定される（水平同期信号停止期間設定処理）。 - 特許庁

In an information processor 100 where CPU 101a processing information is installed so that it can be attached to detached from the processor 100, the inner clock frequency of the CPU 101a is set and the operation condition of a temperature rise suppression operation executed in a temperature rise suppression means is decided in accordance with the inner cock frequency of CPU 101, which is set.例文帳に追加

情報を処理するＣＰＵ１０１ａが着脱可能に装着された情報処理装置１００において、ＣＰＵ１０１ａの内部クロック周波数を設定し、この設定されたＣＰＵ１０１ａの内部クロック周波数に応じて、昇温抑制手段で実行される昇温抑制動作の動作条件を決定する。 - 特許庁

Moreover, the SSC controller 18 controls an amount of the whole phase shift given to the phase shift signal C-PS output from the phase interpolator 15 in one period of a return clock signal C_FB so that a difference between the amount of the whole phase shift and an amount of the whole phase shift in a just-before period is always not larfer than an amount of a fundamental delay Δ.例文帳に追加

さらに、ＳＳＣコントローラ１８は、帰還クロック信号Ｃ＿ＦＢの一周期内において位相補間器１５より出力される位相シフト信号Ｃ＿ＰＳに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。 - 特許庁

A CPU 1 capable of parallel arithmetic processing by using plural executing parts (EX0-EX3) by decoding read instructions stops the operation clock signal of any executing part in a non-operational state, and inhibits any data input or output when the number of arithmetic processing to be executed in parallel is smaller than the number of executing parts at the time of operating the parallel arithmetic processing.例文帳に追加

読み込んだ命令を解読し複数の実行部（ＥＸ０〜ＥＸ３）を用いて並列演算処理可能なＣＰＵ（１）は、並列演算処理を行なう場合に、実行部の数より、並列実行すべき演算処理が少ないとき、動作しない実行部の動作クロック信号を停止すると共にデータ入出力などを禁止する。 - 特許庁

When an m-bit multiplicand X and an n-bit (m≥n) multiplier Y which are shown by two's complements are multiplied, the multiplier Y is outputted one bit by one bit in order from the least significant bit y0 of the multiplier Y to an AND gate 12 according to clock signal CLK to control input of the multiplicand X to an input terminal A of a full adder 13.例文帳に追加

それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。 - 特許庁

By counting a reference clock, which is generated with a H/W timer 5, through the measurement of the period of the encoder pulses of a rotary encoder 9 annexed to a waste plate compressing motor 8 for driving the waste plate compressing plate 1, the compressive torque is detected so as to emit a detection signal when the compressive torque reaches a certain value in order to stop the compression of the waste plate.例文帳に追加

H/Wタイマ５を用いて、基準クロックを発生させ、該基準クロックをカウントすることにより、排版圧縮板１を駆動する排版圧縮モータ８に付随するロータリエンコーダ９のエンコーダパルスの周期を測定して圧縮トルクを検知し、一定の圧縮トルクに到達した際に、検知信号を発信して、排版圧縮を停止させる。 - 特許庁

A case 1 of a portable telephone 100 is divided into 2 pieces as a whole by a hinge part 6 forming a flip structure, is provided with a display 4 and a speaker 7 on the display side 1a, an operation panel 8 and a microphone 9 on the operation side 1b, and an analog quartz clock 50 on the face 1c that is outer side when the case 1 is closed.例文帳に追加

この発明では、携帯電話１００の筐体１が、ヒンジ部６により全体的に二分割されたフリップ構造となり、表示側１ａにディスプレイ４及びスピーカー７が設けられ、操作側１ｂに操作パネル８及びマイク９が設けられ、また筐体１を閉じた状態で外側となる面１ｃには、アナログ・クオーツ時計５０が設けられている。 - 特許庁

The time data TD2 is prevented from being lost, without having to use a small-sized button battery or the like for back-up, and the electronic equipment is compactified, by providing a battery 5 used for the electronic equipment, and an IC 2 for a real-time clock, integrated with the battery 5 and driven based on electric power BP supplied from the battery 5.例文帳に追加

本発明は、電子機器に用いられるバッテリ５と、バッテリ５と一体化され、当該バッテリ５から供給される電力ＢＰに基づいて駆動するリアルタイムクロック用ＩＣ２とを設けることにより、バックアップ用の小型ボタン電池等を用いることなく時刻データＴＤ２の消失を防ぎ、かつ電子機器を小型化することができる。 - 特許庁

As to each flip-flop in a logic circuit shown by RTL data, a detection unit 110 designates each of a clock terminal and a reset terminal of the flip-flop as a starting point and detects logical blocks for multiple entries until reaching any one of a PLL circuit, other flip-flops and an external terminal by tracing an input path of a signal input to a terminal at the starting point.例文帳に追加

検出部１１０は、ＲＴＬデータが示す論理回路における各ＦＦについて、該ＦＦのクロック端子とリセット端子を夫々起点として、該起点の端子に入力される信号の入力経路を遡って、ＰＬＬ回路と、他のＦＦと、外部端子とのうちのいずれかに辿りつくまで、複数入力の論理ブロックを検出する。 - 特許庁

When a crank signal is abnormal, a time interval measured by a measuring part 43 between edges of an angle clock generating part 33 is changed from a value according to a rotation angle (a first angle) of a crankshaft until an effective edge is generated in the crank signal to a value according to a rotation angle (a second angle) of a camshaft until an effective edge is generated in a cam signal.例文帳に追加

クランク信号が異常になると、アングルクロック生成部３３のエッジ間計測部４３に計測される時間間隔が、クランク信号に有効エッジが発生するまでのクランク軸の回転角度（第１の角度）に応じた値から、カム信号に有効エッジが発生するまでのカム軸の回転角度（第２の角度）に応じた値に変更される。 - 特許庁

The counters A, B are started simultaneously under the control of a microprocessor 200 and are stopped, after the lapse of a prescribed time, the microprocessor 200 outputs control data used to control the characteristics of the PLL circuit 100, in response to the counts DA, DB of the counters A, B at the stop and furthermore, outputs a selection instruction signal to a clock changeover circuit 110.例文帳に追加

マイクロプロセッサ２００の制御に応じて、カウンタＡ，Ｂが同時にスタートし、所定の時間を経過したとき停止し、停止時カウンタＡ，Ｂのカウント値Ｄ_A ，Ｄ_B に応じて、マイクロプロセッサ２００は、ＰＬＬ回路１００の特性を制御する制御データをＰＬＬ回路１００に出力し、さらに、クロック切り替え回路１１０に選択指示信号を出力する。 - 特許庁

A control signal controlling the voltage control oscillator 7 is generated through a phase error detector 3 and a digital loop filter 4, and since the digital loop filter 4 is constituted of a digital filter processing with a reproduced clock being n/m-frequency-divided, even if a reproducing channel rate is varied with a rate of n/m, the frequency characteristic is varied with similarity in accordance with it.例文帳に追加

電圧制御発振器７を制御する制御信号は、位相誤差検出器３およびディジタルループフィルタ４を経て生成されるが、このディジタルループフィルタ４が、ｎ／ｍ分周した再生クロックで処理するディジタルフィルタで構成することによって、再生チャンネルレートがｎ／ｍの比率で変化しても、それに応じた相似形でその周波数特性が変化する。 - 特許庁

This channel changeover device 100 is provided with a pilot signal generating circuit 1, a selection output circuit 2, a control circuit 3, a 1/L frequency-divider circuit 4, a phase comparator circuit 5, a loop filter 6, a voltage-oscillation control circuit 7, a 1/M frequency divider circuit 8, a selection clock control circuit 9, and a phase difference detection circuit 10.例文帳に追加

本発明の回線切り替え装置１００は、パイロット信号生成回路１と、選択出力回路２と、制御回路３と、Ｌ分周回路４と、位相比較回路５と、ループフィルタ６と、電圧発振制御回路７と、Ｍ分周回路８と、選択クロック制御回路９と、位相差検出回路１０と、を有して構成される。 - 特許庁

This game device GBP for meeting with a character R by moving a player object on a map is provided with a program storage unit 11 for storing the game program, a clock 14 for counting at least time, an operation unit 22 for operating the player object and image processing units 23 and 26 for changing a display image on the basis of operation of the operation unit 22 by performing the program.例文帳に追加

プレイヤオブジェクトをマップ上で移動させて、キャラクタ（Ｒ）に遭遇するゲーム装置（ＧＢＰ）は、ゲームプログラムを記憶したプログラム記憶器（１１）と、少なくとも時間を計時する時計（１４）と、プレイヤオブジェクトの操作を行う操作器（２２）と、プログラムを実行し、操作器（２２）の操作に基づいて表示画像の変化を行わせるための画像処理器（２３、２６）を有する。 - 特許庁

An IC tag 20 is provided with a random number generation circuit 26 for generating a basic clock signal CL for a logic control circuit 25; a transmission means for repeatedly transmitting an initial signal to a reader/writer in every random interval time according to the establishment of a power supply voltage Vd; and a reception means for receiving a command including the ID information from the reader/writer.例文帳に追加

ＩＣタグ２０は、論理制御回路２５用の基本クロック信号ＣＬを発生する乱数発生回路２６と、電源電圧Ｖd の確立により初期信号をランダムなインタバル時間ごとにリーダライタに繰返し送信する送信手段と、リーダライタからのＩＤ情報を含むコマンドを受信する受信手段とを備える。 - 特許庁

To solve the problem that it is necessary to update the number of MAXSTEP indicating a transition timing to the next processing each time the cycle of an output signal is changed for switching processing based on the result of the comparison of the number of steps of a master clock being the reference of a processing operation with the number of the MAXSTEP in a conventional signal processor, and that it is difficult to execute the update processing.例文帳に追加

従来の信号処理装置では処理動作の基準となるマスタークロックのステップ数と、次処理への移行タイミングを表すMAXSTEP数とを比較し、その結果に基づいて処理の切り替えを行うため、出力信号の周期が変わるたびに前記MAXSTEP数の更新が必要であり、更新処理が困難であるといった課題を有する。 - 特許庁

This clock-generating circuit is provided with an AD conversion circuit 101, a synchronizing separator circuit 102, a YC separator circuit 103, a gain control circuit 105, multiplying circuits 106, 107, a low-pass filter circuit 108, a low-pass filter circuit 109, burst period accumulating circuits 110, 111, a SINCOS generating circuit 112, a VCO circuit 113 and a ramp waveform circuit 114.例文帳に追加

ＡＤ変換回路１０１と、同期分離回路１０２と、ＹＣ分離回路１０３と、ゲイン調整回路１０５と、掛算回路１０６、１０７と、ローパスフィルター回路１０８と、ローパスフィルター回路１０９と、バースト期間累積回路１１０、１１１と、ＳＩＮＣＯＳ生成回路１１２と、ＶＣＯ回路１１３と、ランプ波形回路１１４を備えている。 - 特許庁

A first local frequency f_1 carries a local clock; a second local frequency f_2 carries communication packets from the central control station to the paging units; a third local frequency f_3 carries communication packets from the pager units to the central control station; and a fourth local frequency f_4 carries a status or request signal from the paging unit 22 to the central control station 20.例文帳に追加

第１の周波数（ｆ_1）はローカルクロックを搬送し、第２のローカル周波数（ｆ_2）は中央制御局からページングユニットに通信パケットを搬送し、第３のローカル周波数（ｆ_3）は、ページャユニットから中央制御局に通信パケットを搬送し、第４のローカル周波数（ｆ_4）は、ページングユニット（２２）から中央制御局（２０）にステータスまたはリクエスト信号を搬送する。 - 特許庁

The filter/processor 216 inspects the smoothed error signal ERR_PTS and adjusts the audio restoring device 212 so as to skip or repeat an audio frame when rough synchronization control is required, or adjusts a frequency of an audio processing clock signal by supplying a control signal to an audio time axis circuit 215 when fine adjustment is required.例文帳に追加

フィルタ／処理装置２１６は、平滑にされた誤差信号ＥＲＲ_ＰＴＳを検査し、粗い同期調節が必要であれば、音声フレームをスキップするかまたは繰り返すように音声復元装置２１２を調整し、細かい調節が必要であれば、音声時間軸２１５に制御信号を供給して、音声処理クロック信号の周波数を調節する。 - 特許庁

A lithium niobate (LiNbO_3) optical waveguide 108 having a domain-inverted structure is used as a nonlinear optical switch and glass waveguides 105 and 110 are joined with an input/output end of the optical waveguide 108 to realize functions of receiving, branching, and coupling signal light and clock light needed for modulation and multiplexing and making timing adjustments.例文帳に追加

非線形光学スイッチとしてドメイン反転構造を有するニオブ酸リチウム（ＬｉＮｂＯ_３）光導波路１０８を用い、この光導波路１０８の入出力端にガラス導波路１０５，１１０を接合して変調・多重に必要とされる信号光およびクロック光の入射、分岐、結合ならびにタイミング調整の機能を実現する。 - 特許庁

To suppress influence of a clock signal and a portion of a harmonic signal from portable equipment which has a screen like a mobile phone, a portable game machine, a portable computer and a portable dictionary, and generates an image to be displayed on the screen with a signal from an image forming means.例文帳に追加

本発明は、携帯電話、携帯式のゲーム機、携帯式のコンピュータ、携帯式の辞書等のように、画面を有し、その画面に対して画像形成手段からの信号で画像を形成する携帯機器に関するもので、携帯機器からのクロック信号やその高調波信号の一部による影響を抑制することを目的とするものである。 - 特許庁

A control is implemented so as to change the time in the timing means by the input time amount and collectively transmit the changed time to the slave clock.例文帳に追加

親時計はＧＰＳ受信手段で受信したＧＰＳ衛星からの正確な時刻により計時手段を正確な時刻に修正し、船の移動による時差の変更で時刻変更が必要になった場合、入力手段から変更を行う時間値を入力し、入力された時間値の分だけ計時手段の時刻を変更し子時計に向け一斉送信する制御を行う。 - 特許庁

A transfer gate circuit 50 for controlling the input/output of an input pulse signal, a latch circuit 60 for holding a pulse signal input via the transfer gate circuit 50 for a fixed period, and an output circuit 70 for outputting the pulse signal output from the latch circuit 60 as a driving clock are formed by using a complementary circuit technology.例文帳に追加

入力パルス信号の入出力を制御するトランスファーゲート回路５０、トランスファーゲート回路５０を経由して入力されるパルス信号を一定期間保持するラッチ回路６０、およびラッチ回路６０から出力されるパルス信号を駆動クロックとして出力する出力回路７０を相補性回路技術を用いて形成しておく。 - 特許庁

A phase comparator 10 in a PLL circuit outputs a comparative output signal PDP indicating a phase error between a synchronizing signal SYN contained in a video signal and a phase comparing signal BLK, and a VCO 30 outputs a clock signal CK of a frequency corresponding to a DC voltage given from an LPF 20 that integrates the comparative output signal PDP.例文帳に追加

本ＰＬＬ回路における位相比較器１０は、映像信号に含まれる同期信号ＳＹＮと位相比較信号ＢＬＫとの位相誤差を示す比較出力信号ＰＤＰを出力し、ＶＣＯ３０は、比較出力信号ＰＤＰを積分するＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。 - 特許庁

This digital circuit device comprises: a signal pattern generation circuit 1-1 generating a regular cyclic digital signal pattern in synchronization with the clock signal that is a target of disturbance detection; and a signal pattern validity confirmation circuit 1-2 checking whether the cyclic digital signal pattern outputted from the signal pattern generation circuit 1-1 coincides with prescribed regularity or not.例文帳に追加

擾乱検出の対象のクロック信号に同期して規則的なサイクリックディジタル信号パターンを生成する信号パターン生成回路１−１と、信号パターン生成回路１−１から出力されるサイクリックディジタル信号パターンが所定の規則性と合致するかをチェックする信号パターン妥当性確認回路１−２とから成る。 - 特許庁

The logical simulation device according to this invention comprises a selection means 2 for selecting from sequence circuits only those sequence circuits whose output is a clock signal, a preceding means 3 for preprocessing logical simulation of the sequence circuits selected by the selection means 2, and a continuation means 4 for executing the logical simulation of other sequence circuit configurations.例文帳に追加

本発明の論理シミュレーション装置は、順序回路のうち順序回路の出力がクロックである順序回路を選別する選別手段２と、選別手段２より選別された順序回路の論理シミュレーションを先行する先行手段３と、他の順序回路構成の論理シミュレーションを行う続行手段４とを備える。 - 特許庁

The display driver 200 includes a shift register for shifting the shift start signal based on a given shift clock and outputting the shifted output, and data latches having a plurality of FF each of which holds the gradation data based on the shifted output of the shift register, and outputs the data signals corresponding to the gradation data held by the data latches to the data lines.例文帳に追加

表示ドライバ２００は、所与のシフトクロックに基づいてシフトスタート信号をシフトしてシフト出力を出力するシフトレジスタと、各ＦＦがシフトレジスタのシフト出力に基づいて階調データを保持する複数のＦＦを有するデータラッチとを含み、データラッチに保持された階調データに対応したデータ信号をデータ線に出力する。 - 特許庁

An input signal judging circuit 16 judges a signal input into a serial interface terminal as the signal for setting the reference point, and outputs an ON-signal to an angle calculation circuit 10 via a reference point setting circuit 11, when a serial clock signal SCLK is maintained high for a fixed time after a chip selection signal CSCLK gets active.例文帳に追加

入力信号判断回路１６は、チップセレクト信号ＣＳＣＬＫがアクティブになった後、シリアルクロック信号ＳＣＬＫがハイで一定時間保持されていると、シリアルインターフェース端子に入力された信号が基準点設定のための信号であると判断して、基準点設定回路１１を介して角度計算回路１０にオン信号を出力する。 - 特許庁

Provided is the RFID reader reading data from an RFID tag using a wireless connection over a specified frequency bandwidth, including a transmitting unit synthesizing sequentially and cumulatively frequency control signals generated every clock, mixing the synthesized specific frequency signal and a fixed frequency signal, and as a result outputting an RF signal.例文帳に追加

所定の周波数帯域を利用して無線方式でＲＦタグから各種データを読み出すＲＦＩＤリーダは、クロック毎に発生した周波数制御信号を順次累積して合成し、その合成された特定周波数信号と固定周波数とをそれぞれ混合し、その混合結果によるＲＦ信号を出力する送信ユニットを含む。 - 特許庁