「Clock」に関連した英語例文の一覧と使い方(507ページ目) - Weblio英語例文検索

Or the thin film transistor liquid crystal display device which uses the reset signal by shifting the phase of the gate driving pulses in the gate line direction according to the clock cycles while at least one or more 1-bit shift registers are integrated uses the reset signal of the shift register positioned at the final stage of the shift register array as an input signal for the driving pulses.例文帳に追加

あるいは、少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタ列の最後の段に位置したシフトレジスタのリセット信号を、駆動パルスの入力信号として使用する - 特許庁

A PCR clock error embedder 108 advances or delays a PCR value by a specified very short time according to electronic watermark information such that the PCR value shifts e.g. by 100 clocks to the positive or negative side from an exact PCR value when the electronic watermark information take 1 or 0, respectively, and then embeds the watermark information in the PCR value.例文帳に追加

ＰＣＲクロック誤差埋め込み器１０８は、正確なＰＣＲ値に対して、電子透かし情報が１の場合には＋側へ、例えば１００クロック、０の場合には−側へ１００クロックというように、ＰＣＲ値を電子透かし情報に応じて所定の微少時間分だけ早めるか又は遅らすことにより電子透かし情報をＰＣＲ値に埋め込む。 - 特許庁

The device further includes: a frequency reduction-peak detection unit 310 for sampling the edge enhancement signal generated by the contour component extraction unit per predetermined clock period and for output of the signal; and adders AM2, AM3 for adding the edge enhancement signal output from the frequency reduction unit to a color difference signal forming the input video signal.例文帳に追加

さらに、輪郭成分抽出部で生成された輪郭強調信号を所定のクロック周期毎にサンプリングして出力する周波数低減／ピーク検出部３１０と、周波数低減部から出力された輪郭強調信号を、入力映像信号を構成する色差信号に加算する加算器ＡＭ２，ＡＭ３とを備えた。 - 特許庁

A control circuit for A/D converters comprises a control portion 111 for generating CS signals and clock signals sent to the many A/D converters, first and second serial/parallel conversion portions 112 and 113 for converting serial data signals sent from the many A/D converters into parallel data signals, first and second data storage portion 114 and 115 for storing the parallel data.例文帳に追加

ADコンバータ制御回路は複数のADコンバータに対するＣＳ信号、クロック信号を生成するコントロール部１１１と複数のADコンバータからのシリアルデータ信号をパラレルに変換するシリアルパラレル１変換部１１２、シリアルパラレル２変換部１１３とパラレルデータを格納するデータ１格納部１１４とデータ２格納部１１５で構成される。 - 特許庁

In the flip-flop circuit having a master circuit 1 and a slave circuit 2, only the master circuit 1 is provided with a transistor TNR for reset and has a function for stopping a clock signal CK1 during a period for resetting or setting, and the driving ability of the transistor TNR is higher than that of a transistor TP3 provided for holding the data of the master circuit 1.例文帳に追加

マスター回路１、スレーブ回路２を有するフリップフロップ回路において、マスター回路１にのみリセット用のトランジスターＴＮＲを設け、リセット又はセットをかける期間はクロック信号ＣＫ１を停止する機能を有し、トランジスターＴＮＲは、マスター回路１のデータを保持するために設けられたトランジスターＴＰ３の駆動能力より大きい。 - 特許庁

The DLL circuit 100 has a first mode for controlling a phase of the internal clock in a precise manner and a second mode for operating with low power consumption, is operated in the first mode when the data input/output circuit 80 does not perform an ODT operation, and is operated in the second mode when the data input/output circuit 80 performs the ODT operation.例文帳に追加

ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。 - 特許庁

Pieces of the communication equipment 5, 6 and the monitoring device 4 access the WWW server 14 on the Internet 13 by using the TCP/IP communication functions, acquire the Japan Standard Time 16 from homepage information of the WWW server 14 and adjust the time of the built-in clock (The acquired Japan Standard Time 16 is set as the current time).例文帳に追加

通信装置５および６並びに監視装置４は、このＴＣＰ／ＩＰ通信機能を利用し、インターネット１３上のＷＷＷサーバ１４にアクセスし、このＷＷＷサーバ１４のホームページ情報から日本標準時１６を取得し、内蔵されている時計の時刻を合わせる（取得した日本標準時１６を現時刻として設定する）。 - 特許庁

In this scan test circuit device, an initialization reset means performs in a scan mode, initialization reset in the integrated circuit constituted of a combination circuit 11 and scan test circuits S1 to Sn+m, and D-FF-1 to D-FF-n+m, based on an initialization reset signal CL synchronized with a scan clock pulse CK for performing operation of a scan test.例文帳に追加

本発明のスキャンテスト回路装置では、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスＣＫと同期する初期化リセット信号ＣＬに基づいて、組み合わせ回路１１と、スキャンテスト回路Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍにより構成される集積回路内の初期化リセットをスキャンモードにより行う。 - 特許庁

An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiplex layer of a multi-layered compressed video signal includes a counter 23 capable of responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 in accordance with a prescribed schedule.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

In an AM modulation system in which all of the functions of an A/D conversion 2, a multiplication 43, a D/A conversion 5, and a clock signal generation 3 are digitalized, a digitalized AM modulation system 10 uses a contrast table 44 between sampling points and carrier amplitude values for a single period of a carrier instead of a carrier oscillator.例文帳に追加

上記の課題は、Ａ／Ｄ変換２、乗算４３、Ｄ／Ａ変換５及びクロック信号生成３の全ての機能をディジタル化してなるＡＭ変調方式であって、搬送波発振器に代えて、搬送波の１周期に亘る各サンプリング点と搬送波振幅値の対比テーブル４４を用いるディジタル化ＡＭ変調方式１０により解決することができる。 - 特許庁

A resistance value of a resistance component of the secondary power source SS is set so that voltage more than minimum driving voltage of a timepiece driving circuit 200 may be impressed on the clock driving circuit 200 by the power generator 100 by voltage drop of the secondary power source SS due to charging current when the power generator 100 outputs power generation current above a prescribed value.例文帳に追加

発電機１００が所定値以上の発電電流を出力したときの充電電流による二次電源ＳＳの電圧降下により、時計駆動回路２００の最低駆動電圧以上の電圧が発電機１００によって時計駆動回路２００に印加されるように二次電源ＳＳの抵抗成分の抵抗値が設定される。 - 特許庁

A control part 3, a clock part 31 and a time comparison part 35 judge whether the present time at which the signals are reproduced is within the time band indicated by the time band information, and when the time at which reproduction start is requested is within the time band, automatically change a reproducing signal processing part to the output state based on the setting information.例文帳に追加

制御部３、時計部３１、時間比較部３５は、信号再生するときの現在時刻が、前記時間帯情報により示されている時間帯内であるか否かを判定し、再生開始要求された時刻が前記時間帯内であれば前記設定情報に基づく出力状態に再生信号処理部を自動的に変更する。 - 特許庁

Since the data each change in a period from the arrival of CNT1B to the arrival of CNT2B, in the period, a signal TIME to suppress data capture is generated, and from the logical product of the signal TIME and ClockC, a capture clock ClockCi whose leading edge is shifted away from the period is generated.例文帳に追加

ＣＮＴ１Ｂの到着後からＣＮＴ２Ｂの到着までの期間における各データは変化しているので、この期間内ではデータ取込を抑制する信号ＴＩＭＥを生成し、信号ＴＩＭＥとＣｌｏｃｋＣとの論理積を取って立ち上がりエッジを上記期間を避けた位置に移動した取込クロックＣｌｏｃｋＣｉを生成する。 - 特許庁

Since the constant current transistor consisting of two MOS transistors connected parallelly each other the gate of which have a voltage level supplying the constant current and a voltage level keeping accumulation condition below the gate at the respective gates and the rectangular-wave voltage of mutually reversed phases are applied, respectively, the clock frequency of rectangular-wave voltage becomes higher than the cutoff frequency of the filter circuit.例文帳に追加

定電流トランジスタが、並列に接続された２つのＭＯＳトランジスタからなり、そのゲートに、定電流を供給する電圧レベルとゲート下が蓄積状態となる電圧レベルとを有し、互いに位相が逆転した矩形波電圧がそれぞれ印加され、矩形波電圧のクロック周波数が、フィルタ回路のカットオフ周波数より高い。 - 特許庁

When the receiver is turned on, a control part 6 acquires time information from a clock 13 reads a retrieval genre corresponding to the time slot acquired by referring to the memory 12, retrieves channel belonging to the genre read from the memory 12 and makes the channel to be received by controlling the front end 2, a baseband processing part 3 and a data separating part 4.例文帳に追加

受信装置の電源がオンされたら、制御部６は時計１３から時刻情報を取得し、メモリ１２を参照して取得した時刻の時間帯に対応する検索ジャンルを読みだし、フロントエンド２、ベースバンド処理部３、データ分離部４を制御してメモリ１２から読み出したジャンルに属するチャネルを検索して受信させる。 - 特許庁

A detected wobble waveform 175 intersects time points 1761, 1762,..., 176n ascendingly in relation to a base axis, synchronizing signals D1, D2,..., Dn are generated at the points 1761, 1762,..., 176n, and hence synchronizing signals for playback signals can be generated, without forming special wobbles different from those for forming fine clock marks for generating the synchronizing signals in the tracks.例文帳に追加

検出したウォブル波形１７５が基軸との関係において下から上に交差する各時点１７６１、１７６２、・・・１７６ｎで同期信号Ｄ１、Ｄ２、・・・Ｄｎを発生するので、同期信号を生成するファインクロックマークをトラックに形成するウォブルとは異なる特別のウォブルで形成しなくても再生信号の同期信号を生成することができる。 - 特許庁

In the predistortion device where a section for imparting a predistortion is constituted of an analog circuit, difference between a delay time T1 of a transmission signal path and a delay time T2 of a control signal path for controlling a distortion occurring at the predistortion section is corrected with the time resolution on an operating clock by variable delay means 17 and 20.例文帳に追加

予歪を与えるプリディスト−ション部がアナログ回路で構成されたプリディスト−ション装置において、送信信号経路の遅延時間Ｔ１と、プリディスト−ション部で発生する歪を制御するための制御信号経路の遅延時間Ｔ２との差を、可変遅延手段１７、２０により動作クロック上の時間分解能で補正する。 - 特許庁

A command latch circuit 100 to which an access command READ CMD is inputted outputs a low level pulse synchronizing with an external clock CLK, outputs an internal pre-charge signal PRE of a low level through a NAND gate 11 and a NAND gate 75 of a test mode sequence circuit 10, and resets an activation signal WL of a work line from a control circuit 200.例文帳に追加

アクセスコマンドＲＥＡＤ ＣＭＤが入力されたコマンドラッチ回路１００は、外部クロックＣＬＫに同期してローレベルパルスを出力し、テストモードシーケンス回路１０のＮＡＮＤゲート１１及びＮＡＮＤゲート７５を介してローレベルの内部プリチャージ信号ＰＲＥを出力して、制御回路２００からワード線の活性化信号ＷＬをリセットする。 - 特許庁

The semiconductor memory device that operates in synchronization with the system clock given from the outside, outputs a data strobe signal from a data strobe terminal at the execution of a read command, and outputs read data in synchronization with the data strobe signal is provided with a read preamble register that specifies the length of a read preamble outputted prior to an output of the read data.例文帳に追加

外部から与えられたシステムクロックに同期して動作し、リードコマンド実行時にデータストローブ信号をデータストローブ端子から出力すると共に、データストローブ信号に同期してリードデータを出力する半導体記憶装置であって、リードデータの出力に先立って出力するリードプリアンブルの長さを指定するリードプリアンブルレジスタを備える。 - 特許庁

This semiconductor device 1 having a testing circuit 2 operating at a high speed, internally stores a high speed pattern generating circuit 3 for coverting a low speed test pattern of a reference clock, an input signal and an output expected value signal inputted from the low speed LSI tester into a test pattern of a speed adapted to the testing circuit 2 operating at a high speed.例文帳に追加

高速動作する試験回路２を有する半導体装置１において、低速ＬＳＩテスター１２から入力する基準クロック，入力信号及び出力期待値信号の低速テストパターンを、高速動作する試験回路２に適応する速度のテストパターンに変換するための高速パターン発生回路３を内蔵したものである。 - 特許庁

The semiconductor device includes a noise elimination circuit that has a first holding circuit 20 and a second holding circuit 22 for holding values of an input signal IN at a plurality of different timings in synchronization with timings of rise and fall of an internal clock signal ICL generated in the semiconductor device, and that remove a noise of the input signal IN in accordance with the held values.例文帳に追加

半導体装置内部において生成される内部クロック信号ＩＣＬの立ち上がり及び立ち下がりのタイミングに同期して入力信号ＩＮの値を複数の異なるタイミングで保持する第１保持回路２０及び第２保持回路２２を備え、保持された値に応じて入力信号ＩＮのノイズを除去するノイズ除去回路を設ける。 - 特許庁

According to this wafer 1, a reference clock applied at the same timing as that at an inspecting time in a wafer level burn-in can be inputted at different timing at each group of the chips 2 via the delay circuit 11, and a peak of the current flowing to each chip 2 is dispersed to enable reduction in instantaneous current in the wafer 1.例文帳に追加

この半導体ウェーハ１によれば、ウェーハレベルバーインでの検査時に同一タイミングで印加される基準クロックを、電気信号遅延回路１１を介して、チップ２のク゛ルーフ゜ごとに異なるタイミングで入力することが可能であり、各チップ２に流れる電流のピークを分散させて、半導体ウェーハ１における瞬時電流を低減できる。 - 特許庁

An AC signal supplied by the electromagnetic connection with an external device is rectified by a rectifying circuit, and the operating voltage of an internal circuit is formed in a power source circuit including a smoothing capacitor for smoothing it; and a pulse signal is formed by the AC signal, and its delay signal is supplied to the internal circuit as a clock signal to make it actuated.例文帳に追加

外部装置と電磁結合により供給された交流信号を整流回路で整流し、それを平滑する平滑コンデンサを含む電源回路で内部回路の動作電圧を形成し、上記交流信号によりパルス信号を形成し、その遅延信号をクロック信号として上記内部回路に供給して動作させる。 - 特許庁

The confidential information transmission device is provided with a PCR(program clock reference) generator 3 which generates a periodic PCR, a variable delay device 11 which modulates the period of the PCR in accordance with information to be concealed, and a transmission device which uses one stream to multiplex PCR packets into image data and transmits the PCR with the modulated period.例文帳に追加

秘匿情報伝送装置は、周期性を持つＰＣＲ（プログラムクロックリファレンス）を作成するＰＣＲ作成装置３と、秘匿されるべき情報に従って、ＰＣＲの周期を変調する可変遅延装置１１と、一つのストリームを使用しながらＰＣＲパケットを画像データに多重して、変調された周期でＰＣＲを送信する送信装置とを備える。 - 特許庁

An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiple strata of a multi-layered compressed video signal includes a counter 23 responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 according to a predetermined schedule.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

This semiconductor device is provided with a memory control part 10 capable of controlling the external memory 61 having a plurality of banks each of which can independently be controlled by synchronizing it with a clock, a plurality of buses 4, 24, 20 connected to the memory control part and a circuit module provided corresponding to each of the plurality of buses and capable of instructing memory access.例文帳に追加

半導体装置は、各々独立に制御可能な複数バンクを持つ外付けメモリ６１をクロックに同期して制御可能なメモリ制御部１０と、前記メモリ制御部に接続された複数のバス４，２４，２０と、前記複数のバスの各々に対応して設けられメモリアクセスを指示することが可能な回路モジュールとを備える。 - 特許庁

Under a situation in which a data acquisition request signal is output from each video transfer controller 34, a PCI access controller 12 elongates the periods of a clock LcdClk, a horizontal synchronization signal LcdHsync, and a vertical synchronization signal LcdVsync which an LCD controller 21 supplies, for operation, to an LCD display part 22 to be longer than those in usual times.例文帳に追加

ＰＣＩアクセスコントローラ１２は、各ビデオ転送コントローラ３４からデータ取得要求信号が出力される状況下において、ＬＣＤコントローラ２１がＬＣＤ表示部２２に動作用に供給するクロックＬｃｄＣｌｋ、水平同期信号ＬｃｄＨｓｙｎｃ、及び垂直同期信号ＬｃｄＶｓｙｎｃの周期を共に通常時よりも長くさせる。 - 特許庁

The locking confirming support electronic device 1 is constituted of an electronic clock 10 having a time setting button 15, a function button 16, a liquid crystal display 17, a buzzer 18 and a confirming button 5 for confirming the locking confirming time, and a key case opening-closing sensor 4 assembled together.例文帳に追加

施錠確認支援用電子装置１は、保護蓋３ａがヒンジにより取付けられた専用のプラスチック製カード型ケース３に、時刻設定ボタン１５、機能ボタン１６、液晶表示器１７、ブザー１８、及び施錠確認時刻を確認するための確認ボタン５を有する電子時計１０と、キーケース開閉センサ４が組み付けられて構成されたものである。 - 特許庁

Thus, sufficient setup time and hold time are secured to an internal clock signal intCLK generated by DLL(Delay Locked Loop) regarding a latch operation inside the register without depending high/low of frequency and the number of mounted devices if the frequency is within the desired range and unless the permitted number of devices is exceeded.例文帳に追加

それにより、所望とする周波数範囲内であると共に許容されるデバイス数を超えない限り、周波数の高低によらず且つデバイス搭載数によらず、レジスタ内部におけるラッチ動作に関し、ＤＬＬによって生成された内部クロック信号ｉｎｔＣＬＫに対して十分なセットアップタイム及びホールドタイムを確保することができる。 - 特許庁

A bitmap image is developed in an image storing section 10 by a CPU (not shown in the figure) and the developed bitmap image is transferred to a parallel-serial converter circuit 40 by a video DMA circuit 30 and is then converted to serial image data by an image basic clock generated by a PLL CLK Generator 30.例文帳に追加

図示されないＣＰＵ等により、画像格納部１０にビットマップイメージを展開し、展開されたビットマップイメージはＶｉｄｅｏＤＭＡ回路３０により、Ｐａｒａｌｌｅｌ−Ｓｅｒｉａｌ変換回路４０に転送され、ＰＬＬ ＣＬＫ Ｇｅｎｅｒａｔｏｒ２０によって生成された画像基本クロックにより、Ｓｅｒｉａｌ画像データに変換される。 - 特許庁

To provide mobile terminal equipment for extending a service area by increasing a communication distance or reducing communication dead zones by properly demodulating a reception signal in a reader/writer function while maintaining a clock signal to be used internally so as to be produced from a carrier of the reception signal in a non-contact IC card function.例文帳に追加

非接触ＩＣカード機能時においては内部で使用するクロック信号を受信信号の搬送波から生成できるように保ちつつ、リーダライタ機能時においては受信信号を正しく復調することができるようにし、通信距離を長くし、または、通信不感帯を削減して通信可能領域を広くすることができる携帯端末装置を提供する。 - 特許庁

A plurality of transmitter side optical transmitters 1031, 1032,..., 103N receive a clock signal 102 with the same frequency and the same phase and transmit optical signals 1141, 1142,...114N whose overhead arrangement positions are changed for each wavelength by respective variable delay sections 107 under the control of a phase control section 126 to a transmitter side WDM device 121.例文帳に追加

複数の送信側光伝送装置１０３_1、１０３_2、……１０３_Nは、同一周波数で同一位相のクロック信号１０２を入力し、位相制御部１２６の制御の下でそれぞれの可変遅延部１０７で波長ごとにオーバヘッドの配置位置を変えられた光信号１１４_1、１１４_2、……１１４_Nを送信側ＷＤＭ装置１２１に送出する。 - 特許庁

Each GPS signal generating device includes a communication I/F for receiving incoming of the GPS signal, a CPU for controlling an operation inside the GPS signal generating device, a memory, a clock, a GPS signal generating section for generating a false GPS signal based on the GPS signal, and an output I/F for outputting the false GPS signal.例文帳に追加

各ＧＰＳ信号生成装置は、ＧＰＳ信号の入力を受け付ける通信Ｉ／Ｆと、ＧＰＳ信号生成装置の内部の動作を制御するＣＰＵと、メモリと、クロックと、ＧＰＳ信号に基づいて擬似的なＧＰＳ信号を生成するＧＰＳ信号生成部と、擬似的なＧＰＳ信号を出力する出力Ｉ／Ｆとを含む。 - 特許庁

A correction control part 11 of a vehicle detection processor 10 inputs signal state information from the outside, decides whether the signal of a vehicle detection object route is red on the basis of the information, also inputs time information from an internal clock 12 and decides whether it is the temperature drift adjustment cycle (temperature drift correction cycle) of the thermal-infrared camera 20.例文帳に追加

車両検出処理装置１０の補正制御部１１は、外部から信号状態情報を入力し、その情報を基に車両検出対象路線の信号が赤色であるか判断すると共に、内部時計１２から時刻情報を入力し、熱赤外線カメラ２０の温度ドリフト調整周期（温度ドリフト補正周期）になったか判断する。 - 特許庁

The controller 2 reads the display data in the storage part 7 according to the clocking data being generated by the built-in clock 8 for supplying to the display part 5, thus displaying various information such as calendar information response message information to the user, and operation information for indicating the operation status of the audio device 1 in various forms using still and moving pictures.例文帳に追加

コントローラ２が、内蔵時計８で生成される計時情報に応じて、記憶部７の表示データを読み出し、表示部５に供給することにより、カレンダー情報や、使用者に対する応答メッセージの情報や、本オーディオ装置１の動作状況を表す動作情報等の各種の情報を様々な形態で静止画表示または動画表示させる。 - 特許庁

A digital amplifier 200 comprises: a voltage value conversion block 220 for converting a digital value of digital pulse width in a digital modulation block 210 to a voltage value; and an integration circuit block 230 for generating a triangular wave from a master clock and modulating the generated triangular wave according to a signal depending on the value of modulation width of digital pulse width modulation.例文帳に追加

デジタルアンプ２００は、デジタル変調ブロック２１０のデジタルパルス幅のデジタル値を電圧値に変換する電圧値変換ブロック２２０と、マスタークロックにより三角波を発生し、かつ、前記発生した三角波を、前記デジタルパルス幅変調の変調幅の値に応じた信号を基に変調する積分回路ブロック２３０とを備える。 - 特許庁

The bidirectional unit shift register is equipped with: a transistor Q1 between a clock terminal CK and an output terminal OUT; a transistor Q2 for discharging the output terminal OUT; and transistors Q3, Q4 for respectively supplying first and second voltage signals Vn, Vr complementary to each other to a first node which is a gate node of the transistor Q1.例文帳に追加

双方向単位シフトレジスタは、クロック端子ＣＫと出力端子ＯＵＴとの間のトランジスタＱ１と、出力端子ＯＵＴを放電するトランジスタＱ２と、トランジスタＱ１のゲートノードである第１ノードに対し互いに相補な第１および第２電圧信号Ｖｎ、Ｖｒをそれぞれ供給するトランジスタＱ３，Ｑ４とを備える。 - 特許庁

To suppress deterioration of an operation frequency under an operation restriction in which (data delay time of a delay element×N) is necessary to be in a range of 1 period of the clock for a circuit of the conventional technology creating N phase clocks by arranging N delay elements, and to realize a circuit creating N phase clocks using a simple circuit.例文帳に追加

遅延素子をＮ個直列に配置することによりＮ位相クロックを生成する従来技術による回路では、遅延素子のデータ遅延×Ｎがクロック１周期の範囲内に収まる必要があり、この動作制限による回路の動作周波数低下を抑え、かつ、簡素な回路を用いてＮ個の位相クロックを生成する回路を実現する。 - 特許庁

On the other hand, a mirror circuit 14 controls the voltage of the received control signal Vcnt1 to produce a control signal Vcnt2, a voltage-controlled oscillator 12 receives the control signal Vcnt2 produced by a mirror circuit 14 and outputs a clock f2 to the abnormality detector 13 on the basis of the voltage of the received signal Vcnt2.例文帳に追加

一方、ミラー回路１４は、入力した制御信号Ｖｃｎｔ１の電圧を制御して制御信号Ｖｃｎｔ２を生成し、電圧制御型発振器１２は、ミラー回路１３によって生成された制御信号Ｖｃｎｔ２を入力し、入力したＶｃｎｔ２信号の電圧に基づきクロックｆ２を異常検出器１３に出力する。 - 特許庁

A clock reproducing apparatus applies over-sampling to a detection signal to acquire a symbol value, discriminates whether or not each symbol value is the same as a preceding symbol value, stores them to a buffer memory, and detects the symbol timing on the basis of the sampling timing corresponding to the address of the buffer memory and an arithmetic value stored in the buffer.例文帳に追加

クロック再生装置において、検波信号をオーバーサンプリングしてシンボル値を取得し、各シンボル値が、１つ前のシンボル値と同一か否かを判断するとともに、これらをバッファメモリに記憶しておき、前記バッファメモリ位置に対応する前記サンプリングタイミング及び前記バッファに蓄積された演算値に基づき、シンボルタイミングを検出する。 - 特許庁

To suppress variation in a period length of a lighting period or a reading period due to frequency variation of spread spectrum clocking even when the lighting period or the reading period is set to a desired period length in an image reading device in which the lighting period or the reading period is set by using the clock number of spread spectrum clocking.例文帳に追加

スペクトラム拡散クロックのクロック数を用いて前記点灯期間または前記読取期間を設定する画像読取装置において、点灯期間または読取期間を所望の期間長とした場合であっても、スペクトラム拡散クロックの周波数の変動による前記点灯期間または前記読取期間の期間長の変動を抑制すること。 - 特許庁

An apparatus for developing synchronization of an intermediate layer of signal such as a transport or multiplex layer of a multilayered compressed video signal includes, at the encoding end of a system, a counter 23 responsive to a system clock 22 and a count value is embedded in the signal at the transport layer according to a prescribed schedule by a processing device 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

A numeric value of 125 MHz is calculated by multiplying (horizontal 1,920 pixels × vertical 1,080 pixels)/(horizontal 3,840 pixels × vertical 2,160 pixels) by 500 MHz with a clock frequency (=500 MHz) required for preprocessing the raw image data of horizontal 3,840 pixels × vertical 2,160 pixels in series as a reference frequency.例文帳に追加

１２５ＭＨｚという数値は、水平３８４０画素×垂直２１６０画素の生画像データに直列的に前処理を施す場合に必要なクロック周波数（＝５００ＭＨｚ）を基準周波数として、（水平１９２０画素×垂直１０８０画素）／（水平３８４０画素×垂直２１６０画素）に５００ＭＨｚを掛算することで算出される。 - 特許庁

Inverters 1, 2 supply a clock ck to master and slave side transmission gates 4, 8 without using a clocked inverter for data latching, and an NMOS transistor(TR) 5 and a PMOS TR 6 whose drain voltage/source voltage is inversely connected to that of a conventional CMOS circuit latch data when the transmission gates 4, 8 are open.例文帳に追加

データ保持のためのクロックド・インバータを用いずに、インバータ１，２によってマスタ側およびスレーブ側のトランスミッションゲート４，８にクロックｃｋを供給し、トランスミッションゲート４，８がオープンしたときのデータ保持を、通常のＣＭＯＳ回路とはドレイン電圧／ソース電圧が逆に接続されたＮＭＯＳのトランジスタ５とＰＭＯＳのトランジスタ６とで行うようにした。 - 特許庁

Accordingly, a creeping-round to the clock buffer 13 of the power-supply noises is inhibited not only when the power-supply noises are generated in other circuits 14 to 16 in the semiconductor integrated circuit SC but also when the potential is fluctuated at the power-supply voltage supplied to other circuits 14 to 16 in the semiconductor package SP.例文帳に追加

従って、半導体集積回路ＳＣ内において、その他の回路１４〜１６に電源ノイズが発生した場合のみでなく、半導体パッケージＳＰ内において、その他の回路１４〜１６に供給される電源電圧に電位変動が生じた場合であっても、その電源ノイズがクロックバッファ１３に回り込むことが抑制される。 - 特許庁