「Clock」に関連した英語例文の一覧と使い方(509ページ目) - Weblio英語例文検索

The element substrate includes: a connection state output circuit for outputting a signal corresponding to a connection state of an input terminal of the logic power source or connection state of each input terminal of a recording signal, a clock signal, a drive signal and a latch signal; and a connection state output detector for outputting an output signal from the connection state output circuit.例文帳に追加

ロジック電源入力端子の接続状態、或いは記録信号、クロック信号、駆動信号、ラッチ信号の各入力端子の接続状態に応じた信号を出力する接続状態出力回路と、該接続状態出力回路からの出力信号を出力する接続状態出力探知とを有する素子基板。 - 特許庁

The driver comprises a first memory circuit 13 storing number data, the number of times of which the same N-bit status data correspondent to plural driving pulses is repeated for each clock signal; and a second memory circuit 16, which reads the N-bit status data correspondent to the number data out of the first memory circuit 13 and outputs the data as the plural driving pulses.例文帳に追加

複数の駆動パルスに対応するＮビットの状態データがクロック信号毎に繰り返される回数データを格納している第１の記憶回路１３と、第１の記憶回路から出力される回数データに対応したＮビットの状態データを読み出し、複数の駆動パルスとして出力する第２の記憶回路１６とを備えた。 - 特許庁

When an operation of a vertical driving circuit 120 including DC-DC converters 131, 132 is to be inspected during inspecting a panel, a DC-DC operation control signal VC is set to a H level, followed by supply of a clock signal CLK to the DC-DC converters 131, 132 to operate the DC-DC converters 131, 132.例文帳に追加

パネル検査時に、ＤＣ−ＤＣコンバータ１３１，１３２を含め、垂直駆動回路１２０の動作を検査したい場合には、ＤＣ−ＤＣ動作制御信号ＶＣをＨレベルに設定することにより、クロック信号ＣＬＫがＤＣ−ＤＣコンバータ１３１，１３２に供給されるのでＤＣ−ＤＣコンバータ１３１，１３２は動作する。 - 特許庁

A signal converting circuit 6 converts an input signal of a measurement object into a pulse signal with a pulse width corresponding to a period of the input signal, a first timer 50a counts the pulse width using a timer period generated on the basis of the reference frequency generated by the clock device 7, and a microcomputer 50 calculates the period of the input signal using the count value.例文帳に追加

信号変換回路６は計測対象の入力信号の周期に応じたパルス幅のパルス信号に変換し、このパルス幅を第１のタイマ５０ａはクロック装置７で発生した基準周波数に基づいて生成したタイマ周期を用いてカウントし、マイコン５０はこのカウント値を用いて入力信号の周期を算出する。 - 特許庁

In the restart of data transmission, the calling signal identifier of a CO modem is reset to re-command the retransmission of the pilot tone and the synchronization of the clock frequency, a data transmission mode is re- established by using a characteristic parameter retained before, and a group of specific codes in a data stream from the CO modem are searched and detected to synchronize the CO modem and the RT modem.例文帳に追加

データ伝送を再開する場合、ＣＯモデムの呼出し信号識別子をリセットしてパイロット・トーンの再送とクロック周波数の同期化を再指令し、前に保存した特性パラメータを利用してデータ伝送モードを再確定し、ＣＯモデムからのデータストリーム内の特定符号群を探索・検出して、そのＣＯモデムとＲＴモデムを同期させる。 - 特許庁

This device is provided with a signal receiving means 6 for receiving a signal, a power source means 9 for supplying power to the signal receiving means and a clock generating means 5 for intermittently controlling power feeding from the power source means to the signal receiving means and at the same timing as ON/OFF timing of the signal, power is supplied to an amplifier 3 and a demodulator 4.例文帳に追加

信号を受信する信号受信手段６と、信号受信手段に電力を供給する電源手段９と、電源手段から信号受信手段への給電を間欠的に制御するクロック発生手段５とを備えており、信号のオンオフタイミングと同じタイミングで増幅器３および復調器４に電力が供給される。 - 特許庁

An SRAM is provided with a delay circuit 34 delaying a signal ACT which becomes an activation level responding to an active command by a fixed time Td and a latch circuit 35 latching an output signal ACTD of the delay circuit 34 whenever a level of an internal clock signal intCK is varied and generating a column decoder activating signal CDE.例文帳に追加

ＳＤＲＡＭにおいて、アクティブコマンドに応答して活性化レベルになる信号ＡＣＴを一定時間Ｔｄだけ遅延させる遅延回路３４と、内部クロック信号ｉｎｔＣＫのレベルが変化するごとに遅延回路３４の出力信号ＡＣＴＤをラッチし、列デコーダ活性化信号ＣＤＥを生成するラッチ回路３５とを設ける。 - 特許庁

The 1st filter 1 retrieves synchronization information in a periodically repetitive step, delivers the synchronization information to its output, blocks all synchronization information produced over a prescribed number of the system clock pulses, again retrieves the succeeding synchronization information after the system clocks of the prescribed number are terminated and delivers the synchronization information to its output.例文帳に追加

第一のフィルタ１は、周期的反復過程において、同期情報を検索し、この同期情報をその出力に伝達し、その後、所定の数のシステムクロックパルスに渡って発生する総ての同期情報をブロックし、この所定の数のシステムクロックが終了した後、再び、次の同期情報を検索し、この同期情報をその出力に伝達する。 - 特許庁

A signal line change detecting part 300 latches the states of an ER signal 42, a DR signal 43, an RS signal 44, a CS signal 45 and a CD signal 46 by a CLOCK signal 302, and when a difference between the states and unlatched states stored in the part 300, the part 300 outputs an interrupt signal (INT2) 301 to a sequencer 200.例文帳に追加

信号線変化検出部３００は、ＣＬＯＣＫ信号３０２によってＥＲ信号４２，ＤＲ信号４３，ＲＳ信号４４，ＣＳ信号４５およびＣＤ信号４６の状態をラッチし、信号線変化検出部３００内に保持されたラッチ前の状態と差が有れば、割込信号（ＩＮＴ２）３０１をシーケンサ２００に出力する。 - 特許庁

The decoration clock is provided with a rotation plate 500 provided rotatably hands 220 arranged in front of the rotation plate, a support body 600 arranged in between the rotation plate and the hands, ornaments 710, 720, 730 and 740 arranged on the support body, and ornamental driving mechanism 800 arranged on the support body and driving the ornamental body.例文帳に追加

回転可能に設けられた回転板５００と、回転板の正面側に配置された指針２２０と、回転板及び指針の間に配置された支持体６００と、支持体に配置された飾り体７１０，７２０，７３０，７４０と、支持体に配置されるとともに飾り体を駆動する飾り体駆動機構８００とを備えた構成の装飾時計である。 - 特許庁

Outputs of phase decision input circuits 28_2 and 30_2 having input outputs of phase decision registers 18_1 and 18_2 in synchronism with an exchanging clock are input to first and second memory read-on generating circuits 34_1 and 34_2 as the source signal generating means for memory read enable signals of first and second memories 26_1 and 26_2.例文帳に追加

位相判定レジスタ１８＿１及び１８＿２の出力を、乗せ換えクロックに同期して取り込んだ位相判定取込回路２８＿２及び３０＿２の出力は、それぞれ、第１のメモリ２６＿１及び第２のメモリ２６＿２のメモリリードイネーブルの元信号生成手段である第１のメモリリードオン生成回路３４＿１及び第２のメモリリードオン生成回路３４＿２に入力される。 - 特許庁

In an SiP which constitutes a processing system for portable telephone by mounting a microcomputer chip 2 flip-chip mounted on a main plane of a wiring substrate 5 and a memory chip 3 mounted on the rear side thereof in the same sealing body, pads CP1, CP2 for clock signal are arranged in both sides located mutually in the opposite side of the main plane of the microcomputer chip 2.例文帳に追加

配線基板５の主面上にフリップチップ実装されたマイコンチップ２と、その裏面上に搭載されたメモリチップ３とを同一封止体内に混載させて、携帯電話用の処理システムを構築したＳｉＰにおいて、マイコンチップ２の主面の互いに反対側に位置する両辺側に、クロック信号用のパッドＣＰ１，ＣＰ２を配置した。 - 特許庁

An apparatus for developing synchronization of a signal of an intermediate layer, such as the transport or multiplex layer of a multi-layered compressed video signal, includes, at the encoding end of a system, a counter 23 that is responsive to a system clock 22, and the counted value is embedded in the signal at the transport layer according to a predetermined schedule by a processor 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

Further, in the best mode, supply of a clock to a data output circuit 40 is started after the number of clocks corresponding to cache latency set after receiving a read-command in a read-state after receiving a read- command, and after output of read-out data from a data output circuit 40 is started, stopped after the number of clocks corresponding to set burst length.例文帳に追加

更に、最良の形態においては、データ出力回路へのクロックの供給を、リードコマンド受信後のリード状態において、リードコマンドを受領してから、設定されたキャスレイテンシに対応するクロック数後に開始し、前記データ出力回路からの読み出しデータの出力が開始した後、設定されたバーストレングスに対応するクロック数後に停止する。 - 特許庁

In the data terminal equipment 10, a CPU 20 stores the information for the reception date of the received signal or the information of a time interval from a prescribed reference date in the SRAM 23, by referring to the time data of a clock circuit 22 and transmits the stored time information via the public telephone line 40 to the data colleting center device 30.例文帳に追加

データ端末装置１０において、ＣＰＵ２０は、クロック回路２２の計時データを参照して、受信された信号の受信日時情報又は所定の基準日時からの時間間隔情報をＳＲＡＭ２３に記憶し、記憶された時間情報を公衆電話回線４０を介してデータ収集センター装置３０に送信する。 - 特許庁

This charge pumping circuit, using a MOSFET in a charge transfer device, is configured so as to control a gate voltage to a fixed level by a divided voltage between a first resistor connected to a source-gate of a MOSFET for charge transfer and a second resistor connected to a drain-gate and to supply a clock pulse for on-off controlling the gate through a capacitance.例文帳に追加

電荷転送素子にＭＯＳＦＥＴを用いたチャージポンプ回路において、電荷転送用ＭＯＳＦＥＴのソース−ゲートに接続した第１の抵抗とドレイン−ゲートに接続した第２の抵抗との分圧電圧によりゲートの電圧を一定レベルに制御し、ゲートをオン・オフ制御するクロックパルスを容量を介して供給するような構成とした。 - 特許庁

Thus, even when a feedback signal to be negatively fed back to the input of the integrator IN1 from the digital/analog converter circuit DAC substantially is delayed by one clock, the signal is equivalently imparted to a post-stage, a delay device can be inserted to the negative feedback loop FB0 without the need for revising the algorithm and this configuration is incorporated into a practical circuit.例文帳に追加

これによって、本来、デジタル／アナログ変換回路ＤＡＣから積分器ＩＮ１の入力側に負帰還されるべきフィードバック信号が、１クロック遅延されていても、後段側に等価に与えられることになり、アルゴリズムを変更することなく、負帰還ループＦＢ０への遅延器の挿入が可能になり、実回路化を図ることができる。 - 特許庁

The PWM signal generating circuit optionally changes both a cycle and a logic "H" hour of the PWM signal to be outputted at 1/2 time intervals of a clock cycle to enhance the resolution of the PWM signal in a wide duty range, thereby carrying out the fine control of the output power in a wide output power range.例文帳に追加

ＰＷＭ信号生成回路は、出力するＰＷＭ信号の、周期と論理“Ｈ”時間の両方を、クロック周期の１／２の時間間隔で任意に変化させ、ＰＷＭ信号の分解能を広いデューティ範囲において向上し、広い出力電力範囲において出力電力を細かく制御した電源装置を提供する。 - 特許庁

With use of this specified pattern information, an output data generater 20 detects difference information between the data read out from the register 50 and the data read out at the last time, and speeds up a clock signal for writing generated from a frequency control circuit 11 in a section in which it is determined that the difference information is the same with each other.例文帳に追加

この特定したパターン情報を用いて、データ保持レジスタ５０から読み出されるデータについて、出力データ生成部２０において、直前に読み出されたデータとの差分情報を検出し、差分情報が同じであると判別した区間において、周波数制御回路１１において生成する書き込みのためのクロック信号を高速化する。 - 特許庁

In the interphone control system where an interphone master unit 14 and a slave unit 15 are interconnected by a transmission line, a frequency modulation signal of a voice frequency modulation circuit 5 applying frequency modulation to a voice signal picked up by a microphone is used in common as a clock signal for a microcomputer 7 controlling the interphone control system.例文帳に追加

インターホン親機１４と子機１５を伝送ラインを介して相互に接続されているインターホン制御装置において、マイクに入力される音声信号を周波数変調する音声周波数変調回路５と、前記音声周波数変調回路の周波数変調信号をインターホン制御装置を制御するマイクロコンピュータ７のクロック信号に共用する。 - 特許庁

When a network interface 120 receives a communication packet including time information for synchronizing with multiple display devices connected with a network bus, a synchronizing clock 130 first sets the time information as an initial value, then starts measuring time from the set time indicated by the time information, and outputs an measured time as a time signal.例文帳に追加

ネットワークインターフェイス１２０がネットワークバスに接続された複数の表示装置との同期を取るための時刻情報を含んだ通信パケットを受信した際に同期時計１３０が、まず、その時刻情報を初期値として設定し、つづいて設定された時刻情報が示す時刻からの計時を開始して、その計時された時刻を時刻信号として出力する。 - 特許庁

Analog SWs 37 and 38 are provided at the output terminal of a level shifter circuit 31, to which clock signals are inputted, so that outputs of the circuit 31 are taken out in accordance with the scanning direction switching signals and ON/OFF controls are conducted for the analog SWs by the scanning direction switching signals to select the outputs of the circuit 31.例文帳に追加

レベルシフタ回路３１の出力を走査方向切替信号に応じて取出せるよう、アナログＳＷ３７、３８を前記クロック信号が入力するレベルシフタ回路３１の出力端子に設け、走査方向切替信号によって前記アナログＳＷのＯＮ／ＯＦＦ制御を行い、レベルシフタ回路３１の出力を選択する。 - 特許庁

An alarm clock having an alarm reproducing means for reproducing acoustic data at prescribed date and time has an analysis means for analyzing a file name or a path name of acoustic data and a reproduction control means that selects acoustic data for the alarm reproducing means to reproduce or sets alarm date and time based on an analysis result by the analysis means.例文帳に追加

所定の日時に音響データの再生を行うアラーム再生手段を有するアラーム時計において、音響データのファイル名又はパス名を解析する解析手段と、この解析手段の解析結果に基づいてアラーム再生手段が再生する音響データの選択又はアラーム日時の設定を行う再生制御手段とを備えている。 - 特許庁

A timing controller 11 of a control circuit 10 is provided with two horizontal driving signal generating sections 12 and 13 which generate and output individual horizontal start signals STH1 and STH2 and horizontal clock signals CKH1 and CKH2 to two liquid crystal panels 20 and 30 which are driven at the same time by the control circuit 10.例文帳に追加

制御回路１０のタイミングコントローラ１１には、その制御回路１０によって同時駆動される２つの液晶パネル２０，３０に対して、各個別の水平スタート信号ＳＴＨ１，ＳＴＨ２および水平クロック信号ＣＫＨ１，ＣＫＨ２を生成して出力する２つの水平駆動信号生成部１２，１３が設けられる。 - 特許庁

A very small delay regulator 10 has a counter 2, a decoder 4 for decoding the coefficient output of the counter 2 to output a predetermined selection signal according to the decoded result, and a delay unit 6 inputting the output of the counter 2 and the output of the decoder 4 to delay a clock at a part for inputting the selection signal.例文帳に追加

微細遅延調整回路１０は、カウンター部２、このカウンター部２の係数出力をデコーディングし、このデコーディング結果に従って所定の選択信号を出力するデコーダ部４、カウンター部２の出力とデコーダ部４の出力を入力とし、選択信号が入力される部分でクロックを遅延させる遅延部６より構成される。 - 特許庁

This method for designing a semiconductor integrated circuit includes: a step for deciding a flipflop in which the number of post stage gates driven in accordance with a change in stored data is not less than a standard value, as a first flipflop (large power FF); and a step for creating a scan chain having a group of flipflops working based on the same clock signal.例文帳に追加

本発明による半導体集積回路の設計方法は、保持するデータの変化に伴って駆動する後段ゲートの数が、基準値以上のフリップフロップを第１フリップフロップ（パワー大ＦＦ）として決定するステップと、同一のクロック信号によって動作するフリップフロップ群を有するスキャンチェーンを作成するステップとを具備する。 - 特許庁

The CPU 70a corrects the tentative ultraviolet amount set based on information representing the time taken from a clock circuit 61, a signal representing operation of a wiper taken from a body ECU 62, a detected value of a solar radiation amount taken from a solar radiation sensor 3, and information representing the latitude and longitude taken from a GPS 60, and obtains the ultraviolet amount.例文帳に追加

そしてＣＰＵ７０ａは、時計回路６１から取り込んだ時刻を示す情報、ボディーＥＣＵ６２から取り込んだワイパの作動を示す信号、日射センサ３から取り込んだ日射量の検出値、及びＧＰＳ６０から取り込んだ緯度・経度を示す情報に基づいて、設定した仮紫外線量を補正し、紫外線量を求める。 - 特許庁

This can be achieved by selecting one power source whose voltage is lower from among two power sources, by decreasing clock frequencies, by changing the threshold voltage of a transistor in the element through a voltage adjuster, by selecting one device connected with the lower power supply voltage from among two devices connected in parallel.例文帳に追加

これは、２つの電源の内、電圧が低い一方を選択することにより、クロック周波数を下げることにより、電圧調整器を介して素子内のトランジスタの閾値電圧を変更することにより、並列に接続された２つのデバイスの内、低い方の電源電圧に接続された一方を選択することによって達成することができる。 - 特許庁

A transmission delay caused by the length and type of a cable connecting between a controller and each radio base station is measured automatically and altered at a timing of transmitting a 5 ms clock so that the timing of signals arriving at each radio base station being connected with BSIF is equalized thus solving the problem.例文帳に追加

本発明においては、制御装置と各無線基地局間を接続するケーブルの長さ及びケーブルの種類により発生する伝送遅延の遅延量を自動で測定し、５ｍｓを送出するタイミングを変更してＢＳＩＦに接続される各無線基地局へ到着する信号のタイミングを同一にすることにより、従来技術の問題点を解決する。 - 特許庁

An optical transmitter 1 installed in a first spot is provided with a GPS receiver 15, supplies a signal, in which the frequency of a reference clock outputted from the GPS receiver 15 is divided by a frequency divider 16, to a driving circuit 171 as a modulated signal and emits light 3 for measurement modulated by the modulated signal from a light source 172.例文帳に追加

第１の地点に設置される光送信装置１はＧＰＳ受信機１５を備え、該ＧＰＳ受信機１５から出力される基準クロックを分周器１６で分周した信号を変調信号として駆動回路１７１に供給し、光源１７２から前記変調信号により変調された測定用光３を放射する。 - 特許庁

METHOD AND DEVICE OF GENERATING INFORMATION CLOCK, METHOD AND DEVICE OF EXPOSING ORIGINAL DISK OF OPTICAL DISK, CLV MULTI-VALUE RECORDING METHOD FOR DEVICE OF EXPOSING ORIGINAL DISK OF OPTICAL DISK, CLV MULTI-VALUE RECORDING METHOD FOR OPTICAL DISK DRIVE, OPTICAL DISK DRIVE, FORMAT OF OPTICAL DISK MEDIA, AND REPRODUCING METHOD OF MULTI-VALUE INFORMATION OF OPTICAL DISK MEDIA AND CLV FORMAT例文帳に追加

情報クロックの生成方法，情報クロックの生成装置，光ディスク原盤露光方法，光ディスク原盤露光装置のＣＬＶ多値記録方法，光ディスク原盤露光装置，光ディスクドライブ装置のＣＬＶ多値記録方法，光ディスクドライブ装置，光ディスクメディアにおけるフォーマット，光ディスクメディアおよびＣＬＶフォーマットの多値情報の再生方法 - 特許庁

In this device, a jitter measuring window is generated by giving the optional phase deviation to a channel clock which is generated by a binary signal binarizing the reproducing signal with respect to the pit column of the optical disk, and the jitter correlation value is obtained by measuring the number of edges for the specified time according to the above binary signal represented on this jitter measuring window.例文帳に追加

この発明は、光ディスクのピット列に対する再生信号を２値化した２値化信号により生成されるチャネルクロックに任意の位相偏差を与えてジッター計測窓を生成し、このジッター計測窓に出現する上記２値化信号によるエッジ数を所定時間計測することにより、ジッター相関値を得るようにしたものである。 - 特許庁

Concerning the data processing circuit for battery backup of an SDRAM 1 for holding data, on the basis of a clock-enable signal (terminal c) outputted by an MPU 2 immediately after power-on reset and an initialize processing end signal (terminal p), showing the end of initialize processing in the MPU 2, self-refresh cancel is commanded to the SDRAM 1 (terminal cx).例文帳に追加

データを保持するＳＤＲＡＭ１をバッテリバックアップするデータ処理回路において、パワーオンリセット直後にＭＰＵ２が出力するクロックイネーブル信号（端子ｃ）と、前記ＭＰＵ２におけるイニシャライズ処理が終了したことを示すイニシャライズ処理終了信号（端子ｐ）とに基づき、前記ＳＤＲＡＭ１にセルフリフレッシュ解除を指令する（端子ｃｘ）。 - 特許庁

To provide an image reader capable of synchronizing various kinds of control signals without changing circuit constitution in the case of having changed the ratio of the driving frequency of a photoelectric conversion means and an input clock frequency, the number of the output channels of the photoelectric conversion means, adjusting precision with respect to the pulse width and the phase of a control signal, etc.例文帳に追加

光電変換手段の駆動周波数と入力クロック周波数との比、光電変換手段の出力チャンネル数、および制御信号のパルス幅と位相に対する調整精度などを変更した場合に、回路構成を変更することなく各種制御信号の同期をとることができる画像読み取り装置を提供すること。 - 特許庁

A method of synchronizing two clocks coupled respectively to ingress and egress interfaces 6, 7 of a packet network 1, includes processes of: calculating a minimum packet transit time over the network in each of successive time intervals; and varying the frequency of the second clock so as to track variations in the minimum packet transit time.例文帳に追加

パケットネットワーク１の入口および出口インターフェイス６、７にそれぞれ結合した第一及び第二クロックを同期させる方法であって、前記方法は、ネットワーク１上の連続した時間間隔における最短パケット伝送時間を計算する処理と、最短パケット伝送時間の変動を追跡するように、第二クロックの周波数を変える処理を含む。 - 特許庁

To provide a photo-receiver shortening the decision time of an input disconnection while being capable of easily changing the decision time and being capable of deciding input disconnection, even if a clock frequency cannot be extracted from a receiving signal in the photo-receiver having a constitution in which the receiving signal at the post-stage of a capacitive element for AC coupling is detected.例文帳に追加

交流結合用容量素子の後段における受信信号を検波する構成を有する光受信器において、入力断の判定時間を短縮するとともに該判定時間を容易に変更でき、且つ受信信号からクロック周波数を抽出できない場合でも入力断を判定できる光受信器を提供する。 - 特許庁

In a Mach-Zehnder type optical switch 102 arranged with nonlinear waveguides 11, 12 in both arms, a clock pulse Clk is guided to a light output port 16, to be input into an optical SR flip flop 101 as a set light pulse S, when a data light D is input into the nonlinear waveguides 11, 12 to excite a nonlinear refractive index change.例文帳に追加

非線形導波路１１，１２を両アームに配置したマッハ・ツェンダー型光スイッチ１０２では、データ光Ｄが非線形導波路１１，１２に入力され非線形屈折率変化が励起されると、クロック光パルスＣｌｋは光出力ポート１６に導かれ、光ＳＲフリップフロップ１０１にセット光パルスＳとして入力される。 - 特許庁

The apparatus includes at least one index generator for generating row indexes of "1"s, which indicate row positions of the "1"s in each column of the parity check matrix, wherein the index generator is implemented by utilizing a modular shift register generator that generates a row index of a "1" at each clock.例文帳に追加

パリティチェック行列のそれぞれの列ごとに、要素が１である行のインデックスを表す要素１行インデックスを生成する一つ以上のインデックス生成部を備え、インデックス生成部は、一つのクロックごとに、一つの要素１行インデックスを生成するモジュラーシフトレジスタ生成器を利用して具現されることを特徴とするパリティチェック行列の生成装置である。 - 特許庁

If a received image is delayed as in the case where a broadcast is viewed and listened at an arbitrary place via a portable television which cannot directly receive radio waves from a broadcasting station, the correct time can be displayed by adding time data from the standard clock 10 to the image received by the image receiver and displayed on the screen.例文帳に追加

映像受信装置２で受信した映像に標準時計１０からの時刻データを付加して、オンスクリーン表示させることにより、放送局からの電波を直接受信できない携帯型テレビなどで任意の場所で放送視聴する場合など、受信映像が遅延している場合でも正確な時刻表示を行なうことができる。 - 特許庁

By providing an offset circuit and detecting a phase error corresponding to the phase information adding prescribed offset to phase information from a digital VCO, the phase deviation can be eliminated between the disk reproduced signal and the extracted clock in the entry of the post-stage circuit and increase in the probability for the read error can be suppressed.例文帳に追加

オフセット回路を設けてディジタルＶＣＯからの位相情報に対して所定のオフセットを付加した位相情報により位相誤差検出を行うことで、後段回路の入口におけるディスク再生信号と抽出クロックの位相ずれをなくすることができ、読み取りエラーの発生する確率が高くなることを抑えることが可能となる。 - 特許庁

The precharge data controller 65 decides the gradation value of RGB, reads the precharge current data corresponding to the gradation value using a look-up table 66, receives the input of vertical/horizontal synchronization signals and a clock signal, and controls the precharge drive section 62, by using the control signals SEL 1 and SEL 2 corresponding to the precharge current data.例文帳に追加

予備充電データ制御部６５は、ＲＧＢの階調値を判断し、その階調値に対応する予備充電電流データをルックアップ・テーブル６６で読み取り、垂直/水平同期信号とクロック信号の入力を受けて、予備充電電流データに対応する制御信号ＳＥＬ１、ＳＥＬ２を使用して予備充電駆動部６２を制御する。 - 特許庁

A cellular phone 100 comprises a GPS receiving function section 29 for measuring the period until a GPS signal reaches an antenna 28 from a GPS satellite, and a cellular phone function section 1 having a function of performing communication processing via a cellular phone network and network-synchronizing a system clock signal 10 used in the communication processing to the cellular phone network.例文帳に追加

携帯型電話機１００は、ＧＰＳ信号がＧＰＳ衛星からアンテナ２８に到達するまでの時間を計測するＧＰＳ受信機能部２９と、携帯電話網を介して通信処理を行うとともに、該通信処理で用いるシステムクロック信号１０を携帯電話網に網同期させる機能を有する携帯電話機能部１とを備える。 - 特許庁

This hybrid terminal device for mobile communication has a means for switching a current mobile communication system to a previously set system when a timer reaches previously set time or when the current time coincides with previously set time by providing a setting storage part, and the timer or real-time clock.例文帳に追加

本発明に係る移動通信用複合端末機においては、設定記憶部と、タイマもしくはリアルタイムクロックとを設けることにより、前記タイマのカウントが予め設定した時間に達した時点、もしくは現在時刻が予め設定した時刻と一致した時点で、前記移動通信方式を予め設定した方式に切り替える手段を有している。 - 特許庁

Data for a burst period among component video signal digital data obtained by the analog/digital converter 2 are multiplied with sine wave digital data outputted from the sine wave digital data oscillator 4, the digital filter 5 suppresses an unnecessary high frequency component from the result of the multiplication, and the oscillated clock frequency of the VCO 8 is controlled by using the result.例文帳に追加

Ａ／Ｄ変換器２で得られる複合映像信号ディジタルデータのうちバースト期間のデータと正弦波ディジタルデータ発振器４の出力する正弦波ディジタルデータとを乗算し、その乗算結果からディジタルフィルタ５で不要な高周波成分を抑圧し、その結果を用いてＶＣＯ８の発振クロック周波数を制御する。 - 特許庁

A software interface circuit coupled to the processor and the clock generator autonomously determines based at least on the command or data whether the second circuit will perform the second function or be idle in an upcoming period and disables one or more of the clocks to the second circuit if the second circuit will be idle in the upcoming period.例文帳に追加

プロセッサ及びクロック生成器に接続されたソフトウェアインタフェース回路は、第２の回路が次回の周期において第２の機能を実行するか又はアイドル状態になるかどうかを、少なくともコマンド又はデータに基づいて自律的に判定し、第２の回路が次回の周期においてアイドル状態になる場合に第２の回路へのクロックの一つ以上を無効化する。 - 特許庁