「Clock」に関連した英語例文の一覧と使い方(512ページ目) - Weblio英語例文検索

If the low level indicating the normal operation is inputted to the TESTMODE terminal of the test circuit 23 the clock supply circuit 50 imparts the high level to the CLK input terminal so as to close the transfer gate of the master part of DFF circuit 31-3n, to inhibit the output signal of the output terminal D0-D31 of the periphery circuit 21 from supplying into the master part.例文帳に追加

テスト回路２３のＴＥＳＴＭＯＤＥ端子に、通常動作時であることを示すローレベルが入力されると、クロック供給回路５０は、ＤＦＦ回路３１〜３ｎのマスタ部のトランスファゲートを閉じるようにハイレベルをＣＬＫ入力端子に与え、周辺回路２１の出力端子Ｄ０〜Ｄ３１の出力信号がマスタ部の内部へ供給されないようにする。 - 特許庁

The wireless transmitter 3 includes a pair of connection terminals 31 and 32 to which a battery DC is connected, a backup capacitor 33 connected between the pair of connection terminals 31 and 32, a microcomputer 35 having a timer function driven by the battery DC or backup capacitor 33 to clock the current time, and a radio wave timer circuit unit 38 which receives a standard time radio wave.例文帳に追加

ワイヤレス送信器３は、電池ＤＣが接続される１対の接続端子３１，３２と、１対の接続端子３１，３２間に接続されるバックアップコンデンサ３３と、電池ＤＣ又はバックアップコンデンサ３３によって駆動し現在時刻を計時する時計機能を有するマイクロコンピュータ３４と、標準時刻電波を受信する電波時計回路部３８とを備える。 - 特許庁

A timing generating circuit 104 sets a switch means to a conductive state so that a current is easily fed from a power terminal 102 until the inside of the logical circuit 101 is stabilized in a predetermined period after the rising or trailing of the edge of the clock 150 and sets the switch means to a nonconductive state after the inside of the logical circuit 101 is stabilized.例文帳に追加

タイミング発生回路１０４は、クロック１５０のエッジの立ち上がりか立ち下がりの後ある定められた時間の後、論理回路１０１の内部が安定するまでの間スイッチ手段１０９を導通状態にして電源端子１０２から電流が供給されやすいようにし、論理回路１０１の内部が安定してからはスイッチ手段１０９を非導通状態にする。 - 特許庁

When a top workpiece on loaded plate shaped workpieces is suspended by a workpiece suction device to be fed to a plate working machine, a laser beam outputted from an optical detecting device 29 is projected to the suspended workpiece while moving to a plate thickness direction at a constant speed, and a time for receiving a reflected light is measured by a clock 41.例文帳に追加

積載された板状をなすワークから最上部のワークをワーク吸着装置により吊り上げてワークを板材加工機へ向けて搬送するとき、光学系検出装置２９から出力されるレーザ光を吊り上げられたワークに対して板厚方向に定速度で移動しながら投光し、反射した反射光を受光する時間をクロック４１で計測する。 - 特許庁

To provide a clock indication device including rotation analogue indicator members (21), a first counter wheel set (38) and a second counter wheel set (44) indicating two amounts of which positions should be displayed by the indicator members (21), respectively, and a switch mechanism (40) having a manual controller (23) for indicating the first or second amount selectively through the indicator members.例文帳に追加

回転アナログインジケータ部材（２１）と、それらの位置が前記インジケータ部材（２１）によって表示されるべき２つの量をそれぞれ表す、第１のカウンター用車セット（３８）および第２のカウンター用車セット（４４）と、インジケータ部材を介して第１または第２の量を選択的に表示するための、手動制御器（２３）を有する切換え機構（４０）とを含む時計表示デバイスを提供すること。 - 特許庁

In an optical disk unit 1; an RF amplifier block 3 has an RF amplifier 21 for amplifying an RF signal, and a servo amplifier 22; and a DSP block 4 has RFPLL circuit 31 for extracting a reference clock from the RF signal; an RF equalizer 32 for correcting or changing a frequency characteristic of the RF signal; and a servo control circuit 33 for generating a servo control signal.例文帳に追加

光ディスク装置１において、ＲＦアンプブロック３は、ＲＦ信号を増幅するＲＦアンプ２１と、サーボアンプ２２とを備え、ＤＳＰブロック４は、ＲＦ信号から基準クロックを抽出するＲＦＰＬＬ回路３１と、ＲＦ信号の周波数特性等を補正又は変更するＲＦイコライザ３２と、サーボ制御信号を生成するサーボ制御回路３３とを備える。 - 特許庁

The resetting circuit is a circuit for initializing the internal clock of a semiconductor memory device, and provided with an external voltage detector for detecting the level of an external voltage to generate a first resetting signal, and a second resetting signal generator for generating a second resetting signal by subjecting a predetermined external signal applied from the outside and the first resetting signal to a logical operation.例文帳に追加

本発明のリセット回路は、半導体メモリ装置の内部回路を初期化するための回路であって、外部電圧のレベルを検出して第１リセット信号を発生させる外部電圧検出器及び外部から印加される所定の外部信号と第１リセット信号とを論理演算して第２リセット信号を発生させる第２リセット信号発生器を備える。 - 特許庁

The voltage generator circuit comprises a monitoring circuit 116 for monitoring a clock signal 138 output from a digital circuit 110 to a constant-voltage generator 102 for supplying the operating voltage to the generator 104 for supplying an oscillation output 132 to the circuit 110 including a frequency divider 112, for logically operating to generate a control signal 140 in response to the monitored result.例文帳に追加

論理動作を行う分周回路１１２などを含むディジタル回路部１１０に発振出力１３２を供給する発振回路１０４に対して動作電圧を供給する定電圧発生回路１０２に対して、ディジタル回路部１１０から出力されたクロック信号１３８を監視して、その監視結果に応じて制御信号１４０を生成する監視回路１１６を設ける。 - 特許庁

The clock signal is distributed by an output signal of the logic circuit.例文帳に追加

本表示体駆動装置は表示情報を画素配列および走査方法に従ってサンプリングするサンプル手段を備え、サンプリングタイミングを決定するクロック信号を発生するクロック発生回路と、拡散信号を発生する手段と、前記クロック信号と前記拡散信号の排他的論理和を取る論理回路を具備し、前記クロック信号は前記論理回路の出力信号により配給されることを特徴とする。 - 特許庁

The level converting circuit has limiters 11 and 14, which limit maximum values Imax and Imin of a control current and only an area where the voltage-controlled oscillation part is in normal oscillating operation is used through those limiters to improve the duty of the clock signal outputted by the voltage-controlled oscillation circuit and the stability of the frequency.例文帳に追加

上記レベル変換回路は、制御電流の最大値Ｉｍａｘと最小値Ｉｍｉｎを制限するリミッター１１，１４を有し、これらのリミッターにより電圧制御発振部の発振動作が正常に動作する領域のみを使用可能とする事により、電圧制御発振回路が出力するクロック信号のデューティや周波数の安定性を向上させることを特徴としている。 - 特許庁

That the position of a reservation application device 10 at which a positional acquisition part 14 acquires and the time at which a clock 16 acquires agree with the position and the time recorded in the application service recording part 12 means that the user carrying with the reservation application device 10 comes to get on the train at the position and time to hope to get on the train actually.例文帳に追加

ここで、位置取得部１４の取得した予約申請装置１０の位置および時計１６の取得した時刻が、申請サービス記録部１２に記録された位置および時間に合致するということは、予約申請装置１０を携帯するユーザが実際に列車に乗車することを希望する位置および時間に列車に乗車しに現れたということになる。 - 特許庁

A print controller employing a memory module of SDRAM in the main memory and having a plurality of memory slots capable of mounting a plurality of memory modules is provided with a function for detecting a memory slot mounting no memory module when the number of sheets of mounting memory modules is less than the number of memory slots and interrupting clock signal supply to that memory slot.例文帳に追加

メインメモリにＳＤＲＡＭのメモリモジュールを用い、かつメモリモジュールを複数枚搭載可能な複数個のメモリスロットを備えている印刷制御装置において、搭載するメモリモジュール枚数が全てのメモリスロットに満たない場合に、メモリモジュールが搭載されていないメモリスロットを検出した上で、当該メモリスロットに供給されているクロック信号を停止する機能を備えた。 - 特許庁

The method for recording and reproducing comprises a step of generating a binary signal by thresholding the reproduced signal, a step of generating a signal synchronized with a clock signal by using the binary signal, a step of measuring deviations between the binary signals and the synchronizing signals, and a step of varying the parameters of a recording pulse, based on the deviation.例文帳に追加

本発明による記録再生方法は、再生信号を２値化することによって２値化信号を生成するステップと、前記２値化信号を用いて、クロック信号に同期した同期信号を生成するステップと、前記２値化信号と前記同期信号との間のずれ量を測定するステップと、前記ずれ量に基づいて記録パルスのパラメータを変化するステップとを包含する。 - 特許庁

This timepiece device 100 for a vehicle is equipped with a reception means 103 for receiving the standard radio wave including time information, and a control means 101 for counting reference clock signals to find time and giving an output instruction to an indicator 105 while correcting the time based on time information received via the reception means 103 at each prescribed time.例文帳に追加

時刻情報を含む標準電波を受信するための受信手段１０３と、基準クロック信号を計数して時刻を求め表示器１０５に出力指示を行うとともに、受信手段１０３を介して所定時刻毎に受信する時刻情報に基づいて前記時刻を修正する制御手段１０１と、を備える車両用時計装置１００に関する。 - 特許庁

Each ONU is equipped with an optical modulator which selects and outputs the unmodulated light prescribed timing from one periodic unmodulated light branched by a blanching device, and performs on/off operation terminating the other unmodulated light, and an optical receiver which receives the other periodic unmodulated light branched by the branching device as a clock signal light and performs receiving process of a modulated light.例文帳に追加

各ＯＮＵは、分岐器で分岐された一方の周期的な無変調光から所定のタイミングの無変調光を選択出力し、他の無変調光を終端するオンオフ動作する光変調器と、分岐器で分岐された他方の周期的な無変調光をクロック信号光として入力して変調光の受信処理を行う光受信器を備える。 - 特許庁

Then, it is possible to detect card insertion/extraction with high accuracy to surely output a card insertion interrupt to the system and also to realize the reduction of power consumption by keeping a period when the clock is supplied to the circuit 622 within a short time since the circuit 624 detects card insertion until the circuit 624 surely discriminates card insertion/extraction.例文帳に追加

したがって、カード挿抜を高精度に検出してシステムに対してカード挿抜割り込みを確実に出力できるとともに、挿抜判別回路６２２にクロックが供給される期間を検出回路６２４によってカード挿抜が検出されてから挿抜判別回路６２２によってカード挿抜が確実に判別されるまでの僅かな時間内に止めることができ、消費電力の削減を実現できる。 - 特許庁

The LAN board is selectively supplied with a DC power obtained by a voltage adjustment of the DC power generated by the photovoltaic generation system or a DC power to which the AC power supplied by the system has been converted by using an AC/DC converter 32; and comprises an address management part, a memory, a clock part, and an operation part to provide a server function.例文帳に追加

そして、ＬＡＮボード２１が組み込み可能に構成され、このＬＡＮボードは、太陽光発電システムの発電した直流電力を電圧調整した直流電力または、系統からの交流電力をＡＣ／ＤＣ変換器３２で変換した直流電力が選択的に供給されるとともに、アドレス管理部、メモリー、時計部および演算部を具備してサーバ機能を備えている。 - 特許庁

A magnetic storage device reads a phase shift amount measuring bit formed on a magnetic storage medium 4 to output a reproduction signal, reads the reproduction signal using a clock for reading of a data recording bit formed in the magnetic storage medium 4 to obtain a quantization value of the read reproduction signal and determines whether the reproduction signal is unfixed based on the obtained quantization value.例文帳に追加

磁気記憶装置が、磁気記憶媒体４に形成された位相ずれ量測定用ビットを読み取って再生信号を出力し、再生信号を磁気記憶媒体４に形成されたデータ記録用ビットの読み取り用クロックで読み取って、読み取った再生信号の量子化値を求め、求めた量子化値に基づいて、再生信号が不定であるかを判断する。 - 特許庁

The code generator for a code for diffusion that is used in a code division multiplex access system comprises a counter circuit for counting clock signals for outputting, a mask circuit for masking each output bit in the count circuit by a preset mask bit, and an exclusive logic OR circuit for calculating an exclusive logical OR to the output bit of the mask circuit for outputting as an output code.例文帳に追加

符号分割多重アクセス方式で用いられる拡散用コードのコード発生器において、クロック信号をカウントして出力するカウンタ回路と、予め設定されたマスクビットによりカウンタ回路の各出力ビットをマスキングするマスク回路と、このマスク回路の出力ビットに対して排他的論理和を演算して出力コードとして出力する排他的論理和回路とを設ける。 - 特許庁

In checking, a noise squelch circuit connected to a demodulator detects the presence/absence of radiated radio waves from demodulation output signals, a microcomputer controls a clock signal frequency so as to make the frequency of the radiated radio waves be in a reception frequency band and judges whether or not the output of the noise squelch circuit is in the reception frequency band and thus, the reception operation is checked.例文帳に追加

点検時において、復調器に接続されたノイズスケルチ回路は復調出力信号の中から輻射電波の有無を検出し、マイコンは輻射電波の周波数が受信周波数帯域内となるようにクロック信号周波数を制御すると共にノイズスケルチ回路の出力が受信周波数帯域内であるかを判定することで、受信動作の点検を行えるようにする。 - 特許庁

This self-compensation type spiral made of a paramagnetic alloy for a mechanical spiral balance-wheel oscillator in a clock wheel train or another precision instrument contains at least one kind of element among Nb, V, Ta, Ti, Zr and Hf, and is coated with a substantially homogenous oxide layer of a thickness of 20 nm or above formed by applying anodization treatment to the spiral.例文帳に追加

時計輪列または他の精密計器における機械的なスパイラル天輪ホイール振動器用の、常磁性合金から作られた自己補償型スパイラルは、Ｎｂ、Ｖ、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆの元素の少なくとも１種を含有し、そして上記スパイラルに陽極酸化処理を施すことによって形成される２０ｎｍ以上の厚みを有する実質的に均質な酸化物層で被覆される。 - 特許庁

The movement time of a message between a participant processor and an auction processor is determined and added to the time of the auction processor to calculates a bidder auction time, the clock of the participant processor is set to the bidder auction time, and only when an offer is sent before a specific closing time, the auction processor receives the offer.例文帳に追加

参加者プロセッサとオークションプロセッサとの間のメッセージの移動時間を決定し、オークションプロセッサの時間に上記メッセージ移動時間を加算することにより入札者オークション時間を計算し、参加者プロセッサのクロックを入札者オークション時間にセットし、そして所定のクロージング時間の前に付け値が送信された場合だけオークションプロセッサにおいて付け値を受け入れる。 - 特許庁

A virtual holder storing management information for utilizing content data is specified by cooperation of a system control part 120 and a drive control part 106 in consideration of preparation date of content data obtained from a clock circuit 125 through a system control part 120 as well as information about date of schedule information obtained from a schedule memory 123 through the system control part 120.例文帳に追加

システム制御部１２０を通じて時計回路１２５から取得されるコンテンツデータの作成日時だけでなく、システム制御部１２０を通じてスケジュールメモリ１２３から取得されるスケジュール情報の日時に関する情報をも考慮して、システム制御部１２０とドライブ制御部１０６とが協働し、コンテンツデータを利用するための管理情報の登録場所である仮想フォルダを特定する。 - 特許庁

Indications of the event and of the counter value associated with a detected event are sent from each of the sequence of events detection cards to a corresponding controller which uses its secondary clock, a further free running counter and the value of a sequence of events counter assigned to the event to ascertain the actual or absolute time that the event was detected at the sequence of events card.例文帳に追加

イベントの指標および検出されたイベントに関連するカウンタ数値の指標は各イベントシーケンス検出カードから対応する制御装置に送信され、そこでは、その第二のクロック、さらなる自走カウンタ、およびイベントの割り当てられたイベントシーケンスカウンタの数値を利用し、イベントがイベントシーケンスカードに於いて検出された実際の時間または絶対時間を突き止める。 - 特許庁

To stably insert alarm display signals even when the clock of a network on the input side can not be extracted, or even when it is in an instable state though it can be extracted, in an interface circuit for converting a data form between the networks, and for inserting the alarm display signals to the data and transmitting them when a fault occurs in the network on the input side.例文帳に追加

ネットワーク間でデータ形式を変換し、入力側のネットワークで障害が発生した場合にそのデータにアラーム表示信号を挿入して伝送するインタフェース回路において、入力側のネットワークのクロックを抽出できなかった場合、あるいは抽出できたとしても不安定な状態であった場合でも、安定してアラーム表示信号を挿入できるようにする。 - 特許庁

The automatic precharge control circuit includes a precharge instruction delaying part for generating a plurality of first precharge instruction delay signals in response to a write auto precharge instruction signal and an internal clock signal, at least one bank address delaying part for generating a delayed bank address signal, and a precharge main signal generating part for outputting a precharge main signal on the basis of the delayed bank address signal.例文帳に追加

ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第１ プリチャージ命令遅延信号を発生させるプリチャージ命令遅延部と、遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備える自動プリチャージ制御回路。 - 特許庁

To acquire present time information from digital broadcast waves to set right time in an internal clock even when an analog broadcast channel is selected by a last channel memory, etc. in power application in a digital broadcast receiver loaded with an integrated tuner which responds to both of digital broadcasting and analog broadcasting by one tuner and receives broadcast waves of either broadcasting system.例文帳に追加

１つのチューナでデジタル放送とアナログ放送の両方に対応し、いずれか一方の放送方式の放送波を受信することができる一体型チューナを搭載したデジタル放送受信装置において、電源投入時にラストチャンネルメモリ等によりアナログ放送チャンネルが選局されていても、デジタル放送波から現在時刻情報を取得して正しい時刻を内部時計に設定する。 - 特許庁

Quantized data I and Q obtained by applying frequency conversion to an input modulated wave into a base band are obtained from output terminals 106 and 107 by using a sampling frequency equal to a center frequency of the input modulated wave (in) and performing a sampling operation with clock signals 104 and 105 having 90° phase difference from each other in two AD converters 102 and 103.例文帳に追加

入力変調波ｉｎの中心周波数に等しいサンプリング周波数を用い、２つのＡＤ変換器１０２，１０３にて互いに９０度の位相差を有するクロック信号１０４，１０５でサンプリング動作させることにより、入力変調波がベースバンド帯域へ周波数変換された量子化データＩおよびＱを出力端子１０６，１０７から得る。 - 特許庁

To provide a multi-input A/D converter and a multi-input A/D conversion method for realizing the high-efficiency and high-speed processing of A/D conversion by performing control so as to read digital signals at the time other than critical time bands before and after the edge timing of clock signals for sampling analog signals and outputting the digital signals.例文帳に追加

本発明の課題は、アナログ信号のサンプリング及びデジタル信号の出力を行う、クロック信号のエッジタイミング前後のクリティカルな時間帯以外の時間にデジタル信号を読み出すことができるように制御して、Ａ／Ｄ変換の高効率かつ高速な処理を実現する多入力Ａ／Ｄ変換装置、及び多入力Ａ／Ｄ変換方法を提供することである。 - 特許庁

When a stop signal STOP is inputted to the circuits 2 and 3, the control circuit 3 generates a voltage control signal SEL that decides an output voltage VREG of the regulator 1 and an output control signal AMPEN that controls an output clock OUT1 of the circuit 2 according to the level of the stop signal STOP an output signal OUT2 from the circuit 2.例文帳に追加

停止信号ＳＴＯＰが発振回路２と制御回路３に入力されると、停止信号ＳＴＯＰのレベルと発振回路２から出力信号ＯＵＴ２により、制御回路３は、レギュレータ１の出力電圧ＶＲＥＧを決定する電圧制御信号ＳＥＬと、発振回路２の出力クロックＯＵＴ１を制御する出力制御信号ＡＭＰＥＮを生成する。 - 特許庁

Also, the circuit is provided with means for strobing the modulation signal by a plurality of the recording clocks varying in the phases used for shift adjustment of the recording pulse within the laser driving integrated circuit, selecting a strobe signal of the largest strobe margin from the obtained results, and selecting the recording clock to make the strobe margin largest among the plurality of the recording blocks from the obtained results.例文帳に追加

また、レーザー駆動集積回路内部の記録パルスのシフト調整に用いる位相の異なる複数の記録クロックにより変調信号をストローブし、得られる結果から最もストローブマージンの大きいストローブ信号を選択する、もしくは得られる結果から複数の記録クロックのなかで最もストローブマージンが大きくなる記録クロックを選択する手段を設けた。 - 特許庁

To manufacture a SAW resonator with a frequency and a Q value considerably higher than those of a conventional resonator by using a crystal substrate and to provide a crystal SAW oscillator and a voltage-controlled type SAW oscillator (VCSO) providing an output signal with high quality even under a vibrating environment for a clock signal source in a gigabit system high speed wired communication market.例文帳に追加

本発明の課題は、水晶基板をもちいて従来より大幅に高周波数かつ高Ｑ値なＳＡＷ共振子を製作し、振動環境下においても高品質な出力信号を有する水晶ＳＡＷ発振器および電圧制御型ＳＡＷ発振器（ＶＣＳＯ）を、ギガビット系高速有線通信市場のクロック信号源として提供することである。 - 特許庁

This semiconductor integrated circuit is provided with a synchronous SRAM 1, a signal generating circuit 2A generating a chip selecting signal, a clock signal, and the like supplied to the synchronous SRAM 1, a voltage setting circuit 4 setting voltage of a system power source line 3, and a controller 5A controlling the signal generating circuit 2A and the voltage setting circuit 4.例文帳に追加

本発明の実施の形態による半導体集積回路は、同期式ＳＲＡＭ１と、同期式のＲＡＭ１に供給するチップ選択信号、クロック信号等を生成する信号生成回路２Ａと、システム電源線３の電圧設定を行う電圧設定回路４と、信号生成回路２Ａと電圧設定回路４とを制御するコントローラ５Ａとを備える。 - 特許庁

After that, the rate of the analog electronic clock 10 adjusted for the error based on the temperature correction data by a temperature correction means is measured at three temperature points in the completed product state, the temperature correction data are corrected based on this measurement results, the corrected temperature correction data are made to receive in a receiver means 21 via a motor coil 15, and are written in a memory means 23.例文帳に追加

その後、完成品状態において、温度補正手段３４により前記温度補正データに基づく歩度調整が行われているアナログ電子時計１０の歩度を温度３点において測定し、この測定結果に基づいて温度補正データを補正し、この補正済みの温度補正データをモータコイル１５経由で受信手段２１に受信させ、記憶手段２３に書き込む。 - 特許庁

A semiconductor integrated circuit 101 is provided with a current control circuit 51 for inputting/outputting current, in synchronization with a received clock, and a current/voltage conversion circuit 52, which includes a first capacitor C1 that is charged and discharged by the output and the input of current by the current control circuit 51 to output triangular waves, on the basis of a charge potential of the first capacitor C1.例文帳に追加

半導体集積回路１０１は、受けたクロックに同期して電流を入出力する電流制御回路５１と、電流制御回路５１による電流の出力および入力によって充電および放電される第１のキャパシタＣ１を含み、第１のキャパシタＣ１の充電電荷に基づいて三角波を出力する電流／電圧変換回路５２とを備える。 - 特許庁

At the time of deciding that current time is within the validity of license information on the basis of time information indicated by the internal clock 52 or the application counter 84 when a contents reproducing instruction is received, a system control part 61 checks a viewing flag of a license server 4, and when the viewing flag indicates a viewable state, controls a GUI control part 62 to reproduce contents.例文帳に追加

システム制御部６１は、コンテンツの再生指示を受けた場合、内部時計５２またはアプリケーションカウンタ８４が示す時刻情報に基づいて、現在時刻がライセンス情報の有効期限内であると判定した場合、サーバインタフェース６３を介して、ライセンスサーバ４の視聴フラグを確認し、視聴フラグが視聴可能を示すとき、ＧＵＩ制御部６２を制御し、コンテンツを再生させる。 - 特許庁

To solve such problem that reproduced sounds of high tone quality and high fidelity are unable to obtain due to the deterioration of resolution and localization of the sound is not obtained, and the dissatisfaction in the presence due to the unnatural sound is generated, by realizing a reference frequency generator for clock generator, which is excellent in a jitter and wander as a reference oscillator for digital audio and also excellent as the music use.例文帳に追加

デジタルオーディオ用基準発振器として、ジッタ及びワンダともに優れ、且つ音楽用として優れたクロックジェネレータ用基準周波数発生器を実現する事により、音の分解能劣化及び定位性劣化などによる高音質及び高忠実度な再生音が得られず、不自然な音による臨場感に不満が発生する問題を解決することを目的とする。 - 特許庁

This delay time detecting circuit detects the delay time of a circuit 11 sandwiched by a plurality of flip-flops 12 and 13, and has a binary up counter 15 that is reset just after data for the circuit 11 are transmitted to the flip-flop 12 in a previous stage and a trigger signal is provided and counts input times of a clock signal until finishing of the propagation of the circuit 11.例文帳に追加

複数個のフリップフロップ１２，１３に挟まれた回路１１の遅延時間を検出する遅延時間検出回路であって、前段のフリップフロップ１２に回路１１へのデータを送り出してトリガ信号を与えると同時にリセットされ、そこから、回路１１の伝播が終わるまでクロック信号が何回入力されるかを計数するバイナリアップカウンタ１５を有する。 - 特許庁

During the course in which the detection temperature of a thermistor TH1 rises upto a first temperature T1, the current from a differential amplifier 42 to an action point "a" decreases gradually and an error voltage Ve increases gradually, and a clock signal in which an On duty increases gradually is outputted from a PWM comparator 40 to an NMOS transistor 34 and, a forward current supplied to an LED 32 increases linearly.例文帳に追加

サーミスタＴＨ１の検出温度が第１の温度Ｔ１まで上昇する過程では、差動増幅器４２から作用点ａへの電流が順次減少し、誤差電圧Ｖｅが順次高くなり、ＰＷＭコンパレータ４０からＮＭＯＳトランジスタ３４に対して、オンデューティが順次大きくなるクロック信号が出力され、ＬＥＤ３２に供給されるフォワード電流がリニアに増加する。 - 特許庁

To solve a problem that in a digital terrestrial broadcasting system in which a SFN (single frequency network) is constructed for sending electric waves of an identical content at an identical time on an identical RF frequency from multiple transmitting stations, reception of transmission signals is disabled (SFN failure) in some areas where signals are redundantly received, when accuracy of a FFT clock of the transmission signals or transmission timings are misaligned.例文帳に追加

同一のＲＦ周波数で複数の送信所から同一時間、同一内容の電波を送出するＳＦＮ（ＳＩＮＧＬＥ ＦＲＥＱＵＥＮＣＹ ＮＥＴＷＯＲＫ）が構築される地上デジタル放送方式においては、受信が重なり合うエリアでは送信信号のＦＦＴクロック精度や送信タイミングにずれが発生すると受信不能（ＳＦＮの破綻）が発生する。 - 特許庁

In the clock skew adjustment method for a semiconductor device, each load capacity difference among each of clusters CL and a total sum of load capacities of the clusters CL satisfy a preset capacity value; at least an attribute of the cell constituting the cluster CL is minimal, and an evaluation function that gives priority to the cluster CL with a large number of the cells per each attribute contributing the cluster CL is used.例文帳に追加

本発明の半導体装置のクロックスキュー調整方法は、各クラスタＣＬ間の負荷容量差とクラスタＣＬの負荷容量の総和が予め設定した容量値を満足し、少なくともクラスタＣＬを構成するセルのもつ属性が最小で、かつ、クラスタＣＬを構成する各属性毎のセルの数が多いクラスタＣＬを優先する評価関数を用いることを特徴とする。 - 特許庁

The successive approximation analogue/digital converter which comprises a control logic circuit 1 time-controlled by an external clock signal comprises a digital/analogue converter 2 which converts a second digital D supplied from the control logic circuit into an analogue signal A, and a comparator 3 which compares the analogue signal A with an analogue signal B inputted into the analogue-digital converter.例文帳に追加

外部クロック信号により時間制御される制御論理回路１を有する逐次近似アナログ‐デジタル変換器において、アナログ‐デジタル変換器は、制御論理回路により供給された２番目のデジタル信号Ｄをアナログ信号Ａに変換するデジタル‐アナログ変換器２と、前記アナログ信号Ａを、アナログ‐デジタル変換器に入力されるアナログ信号Ｂと比較する比較器３とを有する。 - 特許庁

The division ratio of a voice reproduction timing signal is controlled in accordance with correction amount information corresponding to the difference in clock frequency between the voice reproduction timing signal to be a reference for reproducing a voice from the received voice packet and the reception timing of the received voice packet, and a reproduction request signal for reproducing the voice signal from the received voice packet is generated.例文帳に追加

受信した音声パケットから音声を再生するための基準となる音声再生タイミング信号と受信した音声パケットの受信タイミングとのクロック周波数差に対応する補正量情報に従って、音声再生タイミング信号の分周比を制御して、受信した音声パケットから音声信号を再生する再生要求信号を生成する。 - 特許庁

This storage media reproduction equipment capable of reproducing a data-recordable disk 11 is equipped with a gap detector 22 that detects a time gap between a waveform rising edge or falling edge for reproduction signals from the disk 11 and a reproduction clock, and treatment means to perform waveform equalization to obtain desired waveform characteristics by compensating gaps based on the gaps detected by the gap detector 22.例文帳に追加

データの書き込み可能なディスク１１の再生が可能な記憶媒体再生装置において、ディスク１１からの再生信号の波形の立上りエッジ、又は立下りエッジと、再生クロックとの時間的なズレを検出するズレ検出器２２と、ズレ検出器２２により検出されたズレに基づいて、ズレを補償し、所望の波形特性を得るための波形等化を行う処理手段とを装備する。 - 特許庁

The latency control circuit includes a master unit activating at least one reference signal, based on the reference signal and an internal clock signal, and a plurality of slave units receiving at least one master signal and a plurality of signals, and each of the plurality of slave units generates an output signal, based on at least one among the received plurality of signals.例文帳に追加

基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。 - 特許庁