「Clock」に関連した英語例文の一覧と使い方(513ページ目) - Weblio英語例文検索

This data broadcast transmitter 5 is provided with: a self-running mode processing part 14 for transmitting content on the basis of an internal device clock corrected to a broadcasting station time and broadcast progress data supplied from a data broadcast controller 4, and an external control mode processing part 15 for transmitting content according to a transmission control signal input from an automatic program controller (APC).例文帳に追加

データ放送送出装置５は、放送局時刻に校正された装置内部時計とデータ放送コントローラ４から供給される放送進行データとに基づいてコンテンツを送出する自走モード処理部１４と、自動番組制御装置（ＡＰＣ）から入力される送出制御信号にしたがってコンテンツを送出する外部制御モード処理部１５とを備える。 - 特許庁

Print data DATA in one line are serially sequentially transferred to a shift register based on a clock signal CLK, and converted into parallel data, and outputted through a latch circuit to a gate circuit based on a latch signal LATCH, and the logical product of this signal and a strobe signal STB is calculated, and the heating resistor of a thermal head is driven based on the calculated logical product signal.例文帳に追加

１ラインの印刷データＤＡＴＡがクロック信号ＣＬＫに基づいてシリアルに順次シフトレジスタに転送され、そこでパラレルに変換され、ラッチ信号ＬＡＴＣＨによってラッチ回路を介してゲート回路に出力されてストローブ信号ＳＴＢとの論理積が演算され、得られる論理積信号に基づいてサーマルヘッドの発熱抵抗体が駆動される。 - 特許庁

When it is decided that the amplitude value of the clock component is larger, a timing estimating circuit 34 generates a timing signal based upon operation timing estimated by the timing estimating circuit 32, generates a timing signal based upon time intervals determined by the output timing of the timing signal, and outputs it to the external circuit while it is decided that the amplitude value is larger.例文帳に追加

タイミング推定回路３４は、クロック成分の振幅値が大きいと判定されると、タイミング推定回路３２で推定された動作タイミングに基づいてタイミング信号を生成し、振幅値が大きいと判定されていない間、上述のタイミング信号の出力タイミングを基準として定められる時間間隔に基づいてタイミング信号を生成し、外部回路に出力する。 - 特許庁

The three digital delay devices among the digital delay devices receive three convolutional bits in a stream according to a parallel system for each clock period, the digital delay devices receive provides at least six bits relating to a present bit, each of the digital gates receives a prescribed number of digital bits from the delay devices and outputs a bit symbol indicating bits in the parallel system.例文帳に追加

複数のディジタル遅延デバイスの３つのディジタル遅延デバイスは、各クロック期間においてパラレル方式でストリームにおける３つの畳込みビットを受取り、複数のディジタル遅延デバイスは現ビットに関係する少なくとも６つのビットを与え、複数のディジタル・ゲートの各々は一定の数のディジタル・ビットを前記遅延デバイスから受取り、パラレル方式においてビットを表示するビット・シンボルを出力する。 - 特許庁

In the system, when normal transmission of time information 11 by an information means becomes unavailable, the time synchronizing device 1 informs of the effect, and the device 1 secures continuity of time, after the normal transmission of the time information becomes available by a correction clock generation part 8, and the time information 11 is supplied again from the time synchronization device 1 during continuous system operation.例文帳に追加

時刻同期化装置１が、通知手段によって正常に時刻情報１１を送信することができなくなった場合にその旨を知らせ、補正クロック生成部８によって正常に時刻情報を送信することができるようになった後の時刻の連続性を確保し、システムの運用継続中に再び時刻同期化装置１から時刻情報１１の供給を受ける。 - 特許庁

To provide a time information acquiring system for allowing various pieces of equipment/devices requiring clock information such as a time recorder or parking lot management device to easily acquire accurate time information without being affected by any radio wave receiving conditions, and for allowing a maker or a store of those various pieces of equipment/devices to easily collect customer information.例文帳に追加

タイムレコーダや駐車場管理装置のような時計情報を必要とする各種の機器・装置に対して、電波受信状況に左右されることなく正確な時刻情報を容易に取得させることができると共に、各種機器・装置のメーカーや販売店に対して、顧客情報を容易に収集できるように工夫した時刻情報取得システムを提供する。 - 特許庁

A control circuit for CCD correlator includes: a correlator 20 having a CCD correlator, a delay unit 30 for giving a predetermined delay to a clock signal used for driving the CCD correlator, an intensity determining unit 40 for determining whether the intensity of an output from the CCD correlator is larger than a preset threshold or not, and a control unit 60 for determining the a predetermined magnitude of delay.例文帳に追加

ＣＣＤ相関器を有する相関部２０と、ＣＣＤ相関器を駆動させるためのクロック信号に、所定の遅延を与える遅延部３０と、ＣＣＤ相関器からの出力信号の大きさについて、予め設定された閾値よりも大きいか否かを判定する強度判定部４０と、所定の遅延の大きさを決定する制御部６０とを備える。 - 特許庁

The latency control circuit includes a master unit for activating at least one reference signal on the basis of a reference signal and an internal clock signal, and a plurality of slave units for receiving at least one master signal and a plurality of signals, each of the plurality of slave units generating an output signal on the basis of at least one of the plurality of received signals.例文帳に追加

基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。 - 特許庁

The network head TR transmits to the remote facilities ED-1 to ED-K an alternation of a first portion of an optical carrier modulated by data to be transmitted according to a bit rate and lasting a first time interval, and a second portion of the optical carrier modulated by a clock signal at a base frequency corresponding to the bit rate and lasting a second time interval.例文帳に追加

ネットワークヘッドＴＲは、ビットレートに従って、第一時間間隔にわたって持続する、伝送データによって変調された光搬送波の第一部分と、ビットレートに対応し、第二時間間隔にわたって持続する基本周波数でクロック信号によって変調された光搬送波の第二部分とのオルタネーションを遠隔設備ＥＤ−１〜ＥＤ−Ｋに伝送する。 - 特許庁

The logic model 10 comprises a trigger signal generation part 40 generating a trigger signal preVP1 for triggering operation of the voltage generation circuit 20, a counter part 60 changing a counter variable (RISE, FALL) based on a clock signal CLK, and an initialization part 50 resetting the counter variable (RISE, FALL) to an initial value every time the trigger signal preVP1 is changed.例文帳に追加

その論理モデル１０は、電圧発生回路２０の動作をトリガするトリガ信号ｐｒｅＶＰ１を生成するトリガ信号生成部４０と、クロック信号ＣＬＫに基づいてカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を変化させるカウンタ部６０と、トリガ信号ｐｒｅＶＰ１が変化する毎にカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を初期値にリセットする初期化部５０とを備える。 - 特許庁

In a recording and reproducing apparatus which records and regenerates an image digital signal, an image input signal is synchronized with an internal system of the recording and reproducing apparatus, by measuring the frame period of the input image signal with a reference clock, and making the write bank of an MPEG compression processing memory for performing proper MPEG compression processing according to the frame period by causing frame skipping or repeating.例文帳に追加

映像ディジタル信号を記録再生する記録再生装置において、入力映像信号のフレーム周期を基準クロックで計測し、その周期に応じて良好なＭＰＥＧ圧縮処理を行う為のＭＰＥＧ圧縮処理メモリーの書き込みバンクをフレームスキップまたはリピートさせて、入力映像信号を前記記録再生装置の内部システムに同期化させる。 - 特許庁

Then the CPU 11 transmits the image data stored in the off-ramp image storage area of the image storage section 15 to the destination designated by the communication information stored in the communication information storage area of the information storage section 14 via a PSTN 3, in response to the current time denoted by a clock part 25 reached the preset transmitting time.例文帳に追加

そしてＣＰＵ１１は、時計部２５が示す現在時刻が予め設定された送信時刻となったことに応じて、画像データを画像記憶部１５のオフランプ画像記憶領域に格納されている画像データを、情報記憶部１４の通信情報記憶領域に格納されている通信情報に基づいて指定された送信先へとＰＳＴＮ３を介して送信する。 - 特許庁

The waveform detection circuit 30 includes a pulse width detection circuit 36 for measuring a first pulse width period to detect first pulse width information by measuring the first pulse width period between a first edge timing of a drive clock CLK and a first timing, where the first timing is a timing when a first induced voltage signal PHIN1 changes from a low-potential-side power supply voltage and exceeds a first threshold voltage.例文帳に追加

波形検出回路３０は、第１の誘起電圧信号ＰＨＩＮ１が低電位電源側から変化して第１のしきい値電圧を上回るタイミングを第１のタイミングとした場合に、駆動クロックＣＬＫの第１のエッジタイミングと第１のタイミングとの間の期間である第１のパルス幅期間を計測して、第１のパルス幅情報を検出するパルス幅検出回路３６を含む。 - 特許庁

The flip-flop circuit includes: a clocked amplifier which is a master latch for outputting first and second signals having mutually complementary relationship and third and fourth signals having mutually complementary relationship in accordance with a differential input signal and a differential clock signal; and a symmetric slave latch for outputting two output signals in accordance with the first to fourth signals.例文帳に追加

フリップフロップ回路は、差動入力信号及び差動クロック信号に応じて互いに相補関係にある第１の信号及び第２の信号と互いに相補関係にある第３の信号及び第４の信号とを出力するマスターラッチであるクロックドアンプと、第１乃至第４の信号に応じて２つの出力信号を出力するシンメトリックスレーブラッチとを含むことを特徴とする。 - 特許庁

The carry part is provided with a control electrode to which one out of the start signal and the previous carry signal is applied, a first electrode receiving one input out of the first and the second clock signals, a second electrodes outputting the carry signal separated from the output signal, and a carry transistor including a channel layer having a length different from that of a channel layer of the previous stage.例文帳に追加

キャリー部は、開始信号及び前ステージのキャリー信号のうちの一つが印加される制御電極と、第１及び第２クロック信号のうちの一つの入力を受ける第１電極と、出力信号と分離されたキャリー信号を出力する第２電極と、前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備する。 - 特許庁

TCM switching timing information is mapped with a downlink frame between an exchange station side 110 and an LT side 120 and a distance measurement frame transmission is detected to measure a propagation delay time between the exchange station side 110 and the LT side 120, and a clock (400Hz) phase control section 129 corrects a phase shift of a TCM switching timing by the propagation delay time.例文帳に追加

交換機局側１１０とＬＴ側１２０間の下りフレーム中にＴＣＭ切替タイミング情報をマッピングし、距離測定フレーム発出検出を行うことで交換機局側１１０とＬＴがわ１２０間の伝搬遅延時間を測定し、この伝搬遅延時間分のＴＣＭ切替タイミング位相ズレをクロック（４００Ｈｚ）位相制御部１２９で補正する。 - 特許庁

In the loop playback processing in one playback processing task, the CPU 12 outputs each sample after a beat point sample to be a readout position to a sound system 19 one by one in synchronization with a clock signal while shifting the readout position of the sample to a rear beat point sample in sound waveform data every time a beat signal is generated by a beat signal generation part 15.例文帳に追加

１つの再生処理タスクにおけるループ再生処理において、ＣＰＵ１２は、拍信号発生部１５が拍信号を発生するたびに、サンプルの読み出し位置をその音波形データにおける後方の拍点サンプルへとシフトしつつ、読み出し位置となった拍点サンプル以後のサンプルの各々をクロック信号と同期してサウンドシステム１９へ１つずつ出力する。 - 特許庁

The method includes steps of: receiving each merged image; changing a clock domain from an original input signal to an internal domain; placing at least two adjacent pixels into an input buffer by merged image; interpolating an intermediate pixel, for forming a reconstructed left frame and a reconstructed right frame; and reconstructing a stereoscopic image stream from the left and the right image frames.例文帳に追加

方法は、各併合画像を受け取るステップと、元の入力信号からのクロックドメインを内部ドメインに変化させるステップと、各併合画像毎に、少なくとも二つの隣接画素を入力バッファに入れるステップと、復元左フレームおよび復元右フレームを形成するために中間画素を補間するステップと、左および右画像フレームから立体画像ストリームを復元するステップとを含む。 - 特許庁

An error correction frame including a payload storing the data of low order group signals, a redundant byte storing a redundant code for correcting data error generated in the transmission line, and an overhead storing predetermined control information is generated for every a plurality of low order group signals using a common clock and then they are subjected to time sharing multiplexing.例文帳に追加

低次群信号のデータが格納されたペイロード、伝送路中で発生したデータ誤りを訂正するための誤り訂正用の冗長符号が格納された冗長バイト、及び所定の制御情報が格納されたオーバーヘッドを備えた誤り訂正用フレームを、共通のクロックを用いて複数の低次群信号毎にそれぞれ生成し、それらを時分割多重する。 - 特許庁

Then, program broadcast start/end time information obtained from the additional information of all programs included in the selected EIT is compared with current time information acquired from a clock, thus determining that a program corresponding to the additional information where current time is included in a period from the broadcast start time to end time is the program being broadcasted currently in a channel to be selected.例文帳に追加

次にその選択したＥＩＴに含まれる全ての番組の付加情報から得られる番組放送開始／終了時刻情報と時計から取得した現在時刻情報とをそれぞれ比較して、現在時刻が放送開始時刻から終了時刻の期間に含まれる付加情報に対応する番組が選局対象チャンネルで現在放送されている番組であると判断する。 - 特許庁

The semiconductor integrated circuit device is provided with a first delay time decision circuit deciding a signal delay time by a test clock through a dummy input/output circuit set equally to a signal delay time of a first output circuit and the first and second input circuits, and the decision area is temporally changed on the basis of a decision result of the first delay time decision circuit.例文帳に追加

上記第１出力回路及び上記第１、第２入力回路の信号遅延時間に同等に設定されたダミー入力・出力回路を通したテストクロックにより信号遅延時間を判定する第１遅延時間判定回路とを設け、上記判定領域を上記第１遅延時間判定回路の判定結果に基づいて時間的に変化させる。 - 特許庁

To prevent the noise of the core circuit from being propagated to the input circuit or the output circuit, and to reduce noises to be generated when a repeated cyclic signal such as a clock signal is transmitted from the input circuit to the core circuit, or from the core circuit to the output circuit in a semiconductor package equipped with a core circuit, an input circuit and an output circuit .例文帳に追加

コア回路と、入力回路と、出力回路とを備えた半導体パッケージにおいて、コア回路のノイズが入力回路及び出力回路に伝播するのを防ぐとともに、クロック信号等の繰り返し周期の信号が入力回路からコア回路へ、もしくはコア回路から出力回路へ伝送される時に発生するノイズを同時に低減すること。 - 特許庁

The data communication circuit is characterized in that the circuit transmits the data by changing the duty of the clock.例文帳に追加

一方、第２の送受信装置は、送信されてきた信号を積分し基準電圧と比較を行う比較手段と、送信クロックに同期してデータを取り込む第１の送受信装置からのデータ受信手段と、第１の送受信装置に向け２線間のインピーダンスを第２の送信信号に応じて変化させる第２の制御手段とを備え、クロックのデューティを変えることによって、データを送信することを特徴とするデータ通信回路。 - 特許庁

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70.例文帳に追加

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。 - 特許庁

In a start-stop synchronization system serial communication mode, a signal showing the kind of communication data communicated from the interchangeable lens to the camera and a signal allowing the camera to refuse reception of the communication data communicated from the interchangeable lens to the camera are communicated to one signal line, which is not used, out of three signal lines used in a clock synchronization system serial communication mode.例文帳に追加

調歩同期式のシリアル通信モードにおいて、クロック同期式のシリアル通信モードで使用する３つの信号線のうち使用していない１つの信号線に対して、交換レンズからカメラへ通信される通信データの種類を表す信号、及び、交換レンズからカメラへ通信される通信データの受信をカメラが拒否する信号が通信される構成とした。 - 特許庁

The first stage comparator circuit section operates in first clock timing, outputs output voltage at a high level or a low level as comparison output according to a comparison determination result between a level of an input signal and a reference level, and outputs output voltage of an intermediate value of the output voltages at the high level and the low level as the comparison output while comparison determination can not be performed.例文帳に追加

第１段目比較回路部は、第１のクロックタイミングで動作し、入力信号のレベルと基準レベルとの比較判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、比較判定ができない間は、ハイレベルとローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する。 - 特許庁

Each of a plurality of signal output units 20 provided to a solid-state imaging element 1 has an input terminal electrode group 25 including a plurality of terminal electrodes 25a-25d that each input a reset signal Rst, a hold signal Hld, a horizontal start signal Sph, and a horizontal clock signal Ckh; and an output terminal electrode 26 for outputting an output signal Aout.例文帳に追加

固体撮像素子１が備える複数の信号出力部２０のそれぞれは、リセット信号Ｒｓｔ、ホールド信号Ｈｌｄ、水平スタート信号Ｓｐｈ、及び水平クロック信号Ｃｋｈのそれぞれを入力する端子電極２５ａ〜２５ｄを含む入力端子電極群２５と、出力信号Ａｏｕｔを提供する出力端子電極２６とを有する。 - 特許庁

The signal analyzer comprises a phase demodulator 32 which receives a serial binary input signal and continuously generates edge position data signals representing shift positions of this serial binary input signal, and a decimeter 39, coupled through an anti-aliasing filter 36 to the phase demodulator, for generating phase data from the edge position data signals synchronously with a system clock signal and asynchronously with the generation of edges.例文帳に追加

シリアル２進入力信号を受け、このシリアル２進入力信号の遷移位置を表すエッジ位置データ信号を連続的に発生する位相復調器３２と；アンチエリアシング・フィルタ３６を介して位相復調器に結合され、システム・クロック信号に同期して且つエッジの発生と非同期にエッジ位置データ信号から位相データを発生するデシメータ３９とで構成する。 - 特許庁

An identification device 1 provides an output of an identification recovery signal based on an input signal 7 to the identification device 1 and a clock 8, a duty factor conversion circuit 9 converts a duty factor of the identification recovery signal into a converted identification recovery signal, which is amplified by an amplifier 2 to be an amplitude enough to drive an electrooptic converter.例文帳に追加

識別器１において、識別器１への入力信号７とクロック８から識別再生信号が出力され、デューティー変換回路９において、識別器１より出力された識別再生信号のデューティーを変換し、増幅器２において、デューティー変換回路９より出力された識別再生信号を電気光変換器EA３を駆動するのに十分な振幅まで増幅する。 - 特許庁

The CC function takes advantage of the intrinsic delays associated with memory read operations at high clock frequencies, and the increased write latency commensurate with increased read latencies where non-zero latencies for and write operations are the norm by permitting address and command ECC structures to operate in parallel with the address and command re-drive circuits.例文帳に追加

ＣＣ機能は、アドレスおよびコマンドＥＣＣ構造がアドレスおよびコマンド再駆動回路と並列に動作できるようにすることによって、読取りおよび書込みオペレーションの非ゼロの待ち時間が標準である、高クロック周波数でのメモリ読取りオペレーションに関連付けられた固有の遅延、ならびに増加する読取り待ち時間に対応した書込み待ち時間の増加を利用する。 - 特許庁

A command decoder 2 synchronizes with an external clock signal CLK when the test mode is set in the semiconductor memory, and sequentially generates an internal control signal that is similar to that when a plurality of commands are inputted in a normal mode at predetermined timing in response to a prescribed external control signal (command) inputted from a control input terminal (/RAS, /CAS, /WE, and /CS).例文帳に追加

コマンドデコーダ２は、半導体記憶装置にテストモードが設定されると、外部クロック信号ＣＬＫに同期して、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）から入力される所定の外部制御信号（コマンド）に応答して、通常モード動作時に複数のコマンドが入力されたときと同様な内部制御信号を、所定のタイミングで順次に生成する。 - 特許庁

The video signal processor 1 decides whether to set a sampling frequency after resampling at a first frequency f_CKL obtained by multiplying a horizontal synchronizing frequency of the composite video signal or at a second frequency f_CKV obtained by multiplying a frequency of the auxiliary digital data signal when resampling a component video signal sampled by a burst lock clock signal.例文帳に追加

映像信号処理装置１は、バーストロッククロック信号によりサンプリングされたコンポーネント映像信号をリサンプリングする際に、リサンプリング後のサンプリング周波数をコンポジットビデオ信号の水平同期周波数の逓倍に設定された第１の周波数ｆ_ＣＫＬとするか、又は、補助ディジタルデータ信号の周波数の逓倍に設定された第２の周波数ｆ_ＣＫＶとするかを選択可能とした。 - 特許庁

The register files 505 and 506 are controlled by image clock signals VCLK1.例文帳に追加

先に出力される走査線の画像データ信号CVD１を、後に出力される走査線の画像データ信号CVD２の同期した画像クロック信号VCLK２に同期化させるFIFO５０１と、各走査線の画像データ信号をパラレルデータに変換するシリアル−パラレル変換器５０５、５０６と、画像クロック信号VCLK２に同期化された画像データを一時格納するレジスタファイル５０７、５０８とで構成され、レジスタファイル５０７、５０８は、画像クロック信号VCLK１で制御される。 - 特許庁

This integrated circuit device has the self-timing control circuit 2 which generates an input fetch timing signal, having its phase adjusted to an external clock, and while the control circuit 2 is in phase adjustment, an input circuit 3 is inhibited from inputs input signals such as a command input signal, an address input signal, and a data input signals supplied from the outside.例文帳に追加

外部クロックと位相調整された入力取り込みタイミング信号を生成するセルフタイミング制御回路２を有する集積回路装置において、制御回路２が位相調整中の期間は、入力回路３において、外部から供給されるコマンド入力信号、アドレス入力信号、データ入力信号等の入力信号が、内部に取り込まれることを禁止する。 - 特許庁

The fast Fourier transformation (FFT) processor performs twice radix-2 butterfly computation for every one clock cycle to a pair of data of N points which is classified by a parity value obtained from an index value of input data in each computing step and stored in two single port memories, stores an computing result in the two single port memories to perform FFT operation.例文帳に追加

それぞれの演算段階で入力データのインデックス値から得られるパリティ値によって分類されて２個のシングルポートメモリに保存されたＮポイントのデータ対に対して一つのクロックサイクルごとに２回のｒａｄｉｘ−２ バタフライ演算を行ってその演算結果を２個のシングルポートメモリに保存することによって、ＦＦＴ演算を行う高速フーリエ変換（ＦＦＴ）プロセッサ。 - 特許庁

There is no possibility that synchronous clocks outputted from semiconductor devices respectively belonging to different groups collide with each other in a timing manner because only synchronous clocks outputted by semiconductor devices of groups that output valid data are selected and outputted at the time of outputting synchronous clocks (e.g. SRAM echo clock of DDR specification) synchronized with a data output.例文帳に追加

データ出力に同期した同期クロック（例えば、ＤＤＲ仕様のSRAMのエコークロック）を出力する際、有効なデータを出力している組の半導体記憶装置が出力した同期クロックのみを選択出力するようにしたため、それぞれ異なる組に属する半導体記憶装置から出力された同期クロック同士がタイミング的に衝突するおそれがなくなる。 - 特許庁

When pre-charge interrupt is inputted in half way of CAS access, interrupt is not applied to a column selection signal or data of a data bus line locally, but interrupt is applied to a pre-decoder strobe signal by minimizing master clock latch by buffers 10, 20, 40 and a delay time to interrupt internal instruction-enable.例文帳に追加

カス（ＣＡＳ）アクセス途中にプリチャージインタラプトが入力されたとき、これをローカル（ｌｏｃａｌ）にカラム選択信号（ｃｏｌｕｍｎｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）、又はデータバスラインのデータにインタラプトを掛けることではなく、バッファ１０、２０、４０でマスタークロックラッチ（ｍａｓｔｅｒ ｃｌｏｃｋ ｌａｔｃｈ）と、インタラプト内部命令イネーブルまでのディレイ時間を最少化してプリデコーダストローブ信号にインタラプトを掛ける。 - 特許庁

Synchronization between a mobile terminal device and a broadcasting station is established by preventing a time-lag between a STC value for reproduction which is a system time reference value for reproduction to be acquired by calculation from a received PCR value and the system clock of the terminal and a PTS value for audio which is presentation time information for audio reproduction for establishing synchronization after intentionally performing adjustment of an audio reproduction time.例文帳に追加

意図的に音声再生時間の調整を行い、受信したＰＣＲ値と端末のシステムクロックから計算で求まる再生用のシステム時刻基準値である再生用ＳＴＣ値と、同期を取るための音声再生用提示時刻情報であるＡｕｄｉｏ用ＰＴＳ値の時間のズレを無くす事で、携帯端末装置と放送局の同期を取る。 - 特許庁

The optical signal regenerating repeater has an optical gate part 3, which obtains a regenerated optical communication signal, by transferring data to controlled light according to opening and closing of a gate, while optical communication signal pulses received as an input optical communication signal are used as control signal to open and close the gate and clock optical pulses are also supplied as continuous light as the controlled light.例文帳に追加

光信号再生中継器は、入力光通信信号として受信した光通信信号パルスを制御光としてゲートの開閉が行なわれるとともに、クロック光パルスもしくは連続光が被制御光として供給され、ゲートの開閉に応じて被制御光へデータを転写することにより再生光通信信号を得る光ゲート部３を有する。 - 特許庁

The transmitting side module 100 changes a display signal Cs based on an f function synchronously with an internal clock CLK_S in accordance with the display signal Cs indicating an internal state of the transmitting side module 100 and a display signal Cd indicating an internal state of the receiving side module 200, and outputs data of an FIFO unit 101 when both the display signals Cs, Cd coincide with each other.例文帳に追加

送信側モジュール１００は、送信側モジュール１００の内部状態を示す表示信号Ｃｓと受信側モジュール２００の内部状態を示す表示信号Ｃｄに応じて内部クロックＣＬＫ＿Ｓに同期して、ｆ関数に基づき表示信号Ｃｓを変化させるとともに、表示信号Ｃｓ，Ｃｄが一致するときにＦＩＦＯ１０１のデータを出力する。 - 特許庁

A time information distributor 10 of a master 1 receives a reference time signal that synchronizes with an accurate clock device by an antenna 3, generates a packet of time synchronization which is a time packet describing a transmission completion time of the preceding time packet in an information storage area, and accurately broadcasts the time packet from an antenna 4 for a radio LAN to a slave 2 at a fixed interval (just one second).例文帳に追加

マスタ１の時刻情報配信装置１０は、高精度の時計装置に同期する基準時刻信号をアンテナ３で受信し、時刻同期のパケットであって、１つ前に送出した時刻パケットの送出完了時刻を情報格納域に記載した時刻パケットを生成し、正確に一定間隔（正１秒）で、無線ＬＡＮ用アンテナ４からスレーブ２へブロードキャストする。 - 特許庁

The D flip-flop consists of series connection of two clocked CMOS inverters and 2-input 2-output clocked CMOS inverters in place of two clocked CMOS static latch circuits each consisting of a MOS inverter, which is simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other.例文帳に追加

Ｄフリップフロップは、２つのクロックドＣＭＯＳインバータと１つのＭＯＳインバータとによりなるクロックドＣＭＯＳスタティックラッチ回路を２つ直列に接続したＤフリップフロップにおいて、互いに逆相関係にある２相クロックパルスに同期して同時にＯＮ／ＯＦＦするクロックドＣＭＯＳインバータどうしを、それぞれ、２入力２出力クロックドＣＭＯＳインバータと置換してなるものである。 - 特許庁

By making the output X zero for a latch 33 at the time of frequency pull-in, based on a phase error signal E, the oscillation clock frequency of a VFO(variable frequency oscillator) is controlled by using the result of the addition of the output G of a constant multiplier 31 and the output Y of an accumulator 34 which is the accumulated result of the output of another constant multiplier 32.例文帳に追加

周波数引き込み動作時にはイネーブル付きラッチ３３の出力Ｘを０にすることで、位相誤差信号Ｅに基づき、定数乗算器３１の出力Ｇと、他の定数乗算器３２の出力の累算結果であるアキュムレータ３４の出力Ｙとの加算の結果を用いて、ＶＦＯ（可変周波数発振器）の発振クロック周波数を制御する。 - 特許庁

In the digital/analog converter circuit, a PDM(Pulse Duration Modulation) conversion is applied to waveform generating data being data resulting from excluding LSB data of input data from the input data and an amplitude or a high level width of a PDM conversion data output is replaced with a prescribed median only for one clock period in high level periods of a PDM conversion data output period corresponding to the PDM converted resolution.例文帳に追加

入力データからこの入力データのＬＳＢデータを除いたデータである波形生成用データをＰＤＭ変換し、ＰＤＭ変換された分解能分のＰＤＭ変換データ出力の周期期間中のハイレベル期間のうち、１クロック期間分のみ、ＰＤＭ変換データ出力の振幅またはハイレベル幅を所定の中間値とに切り換えるデジタル・アナログ変換回路。 - 特許庁

Since a control current of the current quantity corresponding to a current set value can be supplied, even if the same number of pulses are counted a plural number of times by determining a desired current set value from the average value of first and second set values, cut-off frequency can be set finely, even if the frequency of reference clock is low, by setting the current value of control current finely.例文帳に追加

従って同じパルス数が複数回計数されても、第１、第２の設定値の平均値から所望の電流設定値を求め、その電流設定値に対応した電流量の制御電流を供給することができるので、基準クロックの周波数が低くても制御電流の電流値を細かく設定し、カットオフ周波数を細かく設定することができる。 - 特許庁