「Clock」に関連した英語例文の一覧と使い方(500ページ目) - Weblio英語例文検索

A recording stream generator 17 generates a recording data block stream RDBS synchronized with the phase of a recording clock RCK from input recorded data RD, and a data phase signal RDPR indicating the phase of a data unit for each predetermined data unit constituting the recorded data block stream RDBS.例文帳に追加

記録ストリーム生成器１７は、入力された記録データＲＤから記録クロックＲＣＫの位相に同期した記録データブロックストリームＲＤＢＳを生成し、更に記録データブロックストリームＲＤＢＳを構成する所定データユニット毎に、該データユニットの位相を示すデータ位相信号ＲＤＰＲを生成する。 - 特許庁

A scanning flip-flop circuit is equipped with a first logic selecting one signal among external normal logic signals and scanning logic signals according to operating modes and a second logic outputting the selected signals, by being synchronized by the signals to extraneous clock signals, through a first outputting terminal and a second outputting terminal.例文帳に追加

本発明のスキャンフリップフロップ回路は動作モードに従って外部からの通常論理信号とスキャン論理信号のうちの一つの信号を選択する第１論理および選択された信号を外部からのクロック信号に同期されて第１出力端子および第２出力端子を通じて出力する第２論理を具備する。 - 特許庁

The third controller 513 locates a pixel position from a horizontal coordinate specified by horizontal coordinate specifying means 541 and a vertical coordinate specified by vertical coordinate specifying means 542, and controls an output from the light source 411 based on the pixel data corresponding to the pixel position in synchronization with a clock signal.例文帳に追加

第３の制御部５１３は、水平座標特定手段５４１により特定された水平座標と垂直座標特定手段５４２により特定された垂直座標とで画素位置を特定して、この画素位置に対応付けられた画素データに基づいて光源４１１の出力をクロック信号に同期して制御する。 - 特許庁

To provide a device and a method for circuit emulation clock generation which make it possible to adjust the optimum buffer storage depth when data transmission delay is reduced by an adaptive block method and also make it possible to adjust buffer storage depth even in operation by providing a protection buffer for underflow prevention.例文帳に追加

アダプティブクロック法においてデータ伝送遅延を低減する際に、最適なバッファ格納深さの調整することを可能にすると共に、アンダフロー防止用の保護バッファを設けることで運用中でもバッファ格納深さを調節することを可能とするサーキットエミュレーションクロック再生装置及びその方法を提供する。 - 特許庁

The selecting part 123 estimates power consumption required for detecting the target frames, based on the start time calculated by the first and second timer count arithmetic parts 121 and 122, and selects the start time capable of reducing the power consumption, and controls operation clock and power supply in battery saving, based on the selected start time.例文帳に追加

選択部１２３は、第１及び第２のタイマーカウント演算部１２１，１２２の演算した起動時間に対して、目的とするフレームを検知するに要する消費電力を推定し、この消費電力の少ない起動時間を選択し、選択された起動時間に基づき、バッテリーセービングにおける動作クロック、電力供給を制御する。 - 特許庁

Each control bock to be monitored operates monitor information collection processing based on monitor control data transmitted by a monitor control bock 30 for operating monitor control, and returns monitor information being the result of monitor as response data synchronously with a transmission clock received from the monitor control block 30.例文帳に追加

各被監視制御ブロックでは、監視制御ブロック３０が監視制御を行うために送信した監視制御データに基づいて監視情報収集処理を行うとともに、その監視結果である監視情報をレスポンスデータとして監視制御ブロック３０から受信した送信クロックに同期して返信する。 - 特許庁

This active matrix type display device and a projection type display device has such a constitution that a video signal line 7 and a clock signal line 13 in a source driving circuit 5 can input signals from both sides of a signal line 2 side of the first arrangement position and a signal line 2 side of the last arrangement position.例文帳に追加

本発明に係るアクティブマトリクス型表示装置および投射型表示装置においては、映像信号線７およびソース駆動回路５内のクロック信号線１３が、最初の配設位置の信号線２側と最後の配設位置の信号線２側の両方から信号を入力できる構成となっている。 - 特許庁

To provide a Co-based metallic glass alloy which can exist stably as metallic glass and can exhibit excellent magnetic properties in a region from low frequency to high frequency, a high-performance magnetic core composed of the Co-based metallic glass alloy, a high-performance electromagnetic transducer having the magnetic core and a clock.例文帳に追加

金属ガラスとして安定的に存在することができ、低い周波数から高い周波数において優れた磁気特性を示すことができるＣｏ基金属ガラス合金、かかるＣｏ基金属ガラス合金で構成された高性能の磁心、および、この磁心を備えた高性能の電磁変換機および時計を提供すること。 - 特許庁

In a stability decision circuit, the drive current of a unit gate circuit constituting the ring oscillator of a voltage controlled oscillator for the PLL circuit is compared with a prescribed reference current, and a stability decision output signal which decides the stability of the clock output signal generated by the PLL circuit is generated.例文帳に追加

安定度判定回路は、ＰＬＬ回路の電圧制御発振器のリングオシレータを構成する単位ゲート回路の駆動電流値と所定の基準電流値とを比較し、ＰＬＬ回路により生成されるクロック出力信号の安定度を判定するための安定度判定出力信号を生成する。 - 特許庁

Even in the case of carrying out the same series of data processing, power consumption states are prevented from being the same by thinning a clock signal A supplied to circuit resources 105 to 109 in accordance with an output signal B that changes with time so that the data processing can not be analyzed from power consumption.例文帳に追加

回路資源１０５〜１０９に供給するクロック信号Ａを経時的に変化する出力信号Ｂに対応して間引きすることにより、同一の一連のデータ処理を実行する場合でも電力の消費状態が同一とならないようにし、消費電力からデータ処理を解析できないようにする。 - 特許庁

A device information deciding circuit 201 reads kind information of the optical module 202 from a register existing in the optical module 202, decides device information of the optical module 202, identifies an interface rate, extracts the clock from the data, executes waveform shaping, and executes the rate setting of the CDR circuit 203.例文帳に追加

デバイス情報判定回路２０１は、光モジュール２０２の種別情報を光モジュール２０２内に存在するレジスタから読み出し、光モジュール２０２のデバイス情報を判定し、インタフェース速度を識別してデータからクロックを抽出し波形整形をおこないＣＤＲ回路２０３の速度設定を行う。 - 特許庁

A waveform measuring pad 26 connected by a through hole 25 is arranged at a rear face just below a pad 24 to which an IC pin measuring the waveform, the IC pin 23 to which the clock signal is inputted, for example, is connected at every IC which is loaded on a module substrate 22 and which is to measure the waveform.例文帳に追加

モジュール基板２２に搭載され波形測定を行う必要がある各ＩＣごとに、波形測定を行うＩＣピン、例えばクロック信号入力されるＩＣピン２３が接続されるパッド２４の直下の裏面に、スルーホール２５で接続された波形測定用パッド２６をそれぞれ設けるようにした。 - 特許庁

Even when generation of the clock is permitted, when pulse width of the write signal WRX is shorter than the prescribed pulse width, a current of a current value in which boosting voltage VPP does not reach the write voltage of the nonvolatile memory device flows from an output node NQ to a VSS side.例文帳に追加

リミッタ回路６０は、クロック生成が許可された場合にも、書き込み信号ＷＲＸのパルス幅が所与のパルス幅よりも短い場合は、不揮発性メモリ装置の書き込み電圧に昇圧電圧ＶＰＰが達しないようにする電流値の電流を、出力ノードＮＱからＶＳＳ側に流す。 - 特許庁

To provide a reception timing estimating circuit for radio communication equipment and a reception timing estimate method, that enable high accuracy measurement of the frequency deviation of a low speed clock signal used for generating an estimated reception timing, while suppressing increase in the power consumption, to enable high accuracy estimation of the reception timing of a radio signal.例文帳に追加

推定受信タイミング生成に用いられる低速クロック信号の周波数偏差を、消費電力の増大を抑圧しつつ高精度に測定し、無線信号の受信タイミングを精度良く推定することが可能な無線通信装置の受信タイミング推定回路及び受信タイミング推定方法を提供する。 - 特許庁

A level adjustment amount of the digital signal in the equalizer part 10 is controlled by loop processing by the equalizer part 10, the sampler part 20 and the equalizer part 40, on the other hand, when phase difference between the clock signal CK and the digital signal is larger than a predetermined value, the control is stopped by the phase monitoring part 50.例文帳に追加

イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。 - 特許庁

Disks of a plurality of types are discriminated by using the magnitude of a wobble signal or a wobble PLL clock signal through PLL in a state in which only focusing control is performed in a recordable disk in which wobble of the prescribed frequency including the absolute address and/or various information of the disk is formed.例文帳に追加

絶対アドレス及び／またはディスクの多様な情報が含まれた所定周波数のウォッブルが成形されている記録可能なディスクをフォーカシング制御だけを行った状態でウォッブル信号の大きさを用いるか、ＰＬＬを経たウォッブルＰＬＬロック信号を用いて複数タイプのディスクを判別する。 - 特許庁

The switching control circuit 30 latches a selection signal ISEL for controlling the switching operation of the internal selector circuit 20 in the start timing of a period when the input clock signals ICLKA and ICLKB to the internal selector circuit 20 are both turned into an H level, and always instructs switching to the internal selector circuit 20 in the start timing.例文帳に追加

切り替え制御回路３０は、内部セレクタ回路２０の切り替え動作を制御する選択信号ＩＳＥＬを、内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングでラッチし、内部セレクタ回路２０には常にこの開始タイミングで切り替えが指示される。 - 特許庁

To provide a semiconductor integrated circuit constituted so that a semiconductor integrated circuit of a receiver can satisfactorily receive a data signal based on a clock signal for informing a timing of fetching the data signal even though a phase comparator circuit and a phase adjustment circuit are not provided in the semiconductor integrated circuit of the receiver.例文帳に追加

通信相手の半導体集積回路に位相比較回路および位相調整回路を設けなくとも、通信相手の半導体集積回路がデータ信号の取り込みタイミングを知らせるクロック信号を元にデータ信号を良好に受信することができるようにした半導体集積回路を提供する。 - 特許庁

The mobile phone terminal uses a PLL operating in an intermittent reception section wherein the mobile phone terminal periodically communicates with a base station, to communicate with the intelligent battery pack and acquires battery residual capacity display data, thereby the increase of current consumption due to a clock is reduced.例文帳に追加

携帯端末において、基地局と定期的に通信を行う間欠受信区間において、間欠受信区間で動作するＰＬＬを用いてインテリジェンス電池パックと通信を行い、電池残量表示データを取得することによって、クロックによる消費電流の増加を低減させる、携帯端末を提供する。 - 特許庁

A fraudulence prevention circuit I is provided with the first counter 54 which updates its counter value per updating cycle of the internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of the prize winning signal (illegal prize winning signal N1) shifts to a different position.例文帳に追加

不正防止回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、入賞信号（不正入賞信号Ｎ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。 - 特許庁

The LTC generator 110 comprises a rising edge detector 302, that is adapted to detect a frame synchronization input, corresponding to a beginning of a frame time of video data and to generate a first synchronization signal corresponding to the frame sync input and a frame length measuring block 304, that is adapted to count a number of clock cycles in the frame time.例文帳に追加

ＬＴＣ発生器１１０は、ビデオデータのフレーム時間の始まりに対応するフレーム同期入力を検出し、かつフレーム同期入力に対応する第１の同期信号を生成する立上り検出器３０２と、フレーム時間内のクロックサイクル数をカウントするフレーム長測定ブロック３０４とを備える。 - 特許庁

Either the phase frequency comparator or the charge pump circuit is configured so as to enable the voltage generating operation of the output voltage VCNT of the loop filter Lp_Flt on the basis of an operation for detecting a phase difference between a reference clock signal RCLK and an output feedback signal VCLK executed by actions that are performed at different times.例文帳に追加

基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとの位相差の検出動作に基づくループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの電圧生成動作が時間差を有する複数の動作により実行されるように位相周波数比較器とチャージポンプ回路との一方が構成されている。 - 特許庁

In the thin film transistor liquid crystal display device which uses a reset signal by shifting the phase of gate driving pulses in a gate line direction according to clock cycles while at least one or more shift registers are integrated, one more 1-bit shift register with a dummy function is stacked and formed at the final stage of the shift registers.例文帳に追加

少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタの最後の段にダミー機能を有する１ビットシフトレジスタをもう１つさらに集積して形成する。 - 特許庁

In the low-luminance expansion control range, the exposure control range is expanded by dividing a clock of a frame rate by 2 after increasing an AGC gain value to a specified value while maximizing a shutter accumulation time in a low-luminance area and gradually increasing the AGC gain value after lowering the AGC gain value by a specified value.例文帳に追加

低輝度拡張制御範囲では、低輝度領域において、シャッタ蓄積時間を最大とした状態で、ＡＧＣゲイン値を所定値に上げた後、フレームレートのクロックを１／２倍に分周し、ＡＧＣゲイン値を所定値分下げた後、徐々にＡＧＣゲイン値を上げることにより、露光制御範囲を拡張する。 - 特許庁

To execute the subject method with a light tool, and obtain a few clock numbers by improving a method of driving a rivet on a constitutional member directly an opposing holding body 6, in a connecting method for two or more constitutional members using the rivet and/or by improving a method of conducting the rivet-joining.例文帳に追加

リベットを用いて２つ以上の構成部材を結合する方法であって、リベット駆進装置１２を用いて、対抗保持体６に向かって構造部材にリベットを打ち込みかつ／またはリベット止めを行う方法を改良し、軽量の工具で実施可能で、かつ僅かなクロック数が得られるようにする。 - 特許庁

Each time the interrupting clock is outputted, the job scheduler 21 subtracts 1 from the minimum interval, and decides one job whose minimum interval after the subtraction is turned into 0 as the job to be executed by the present interrupting processing for scheduling processing to decide the job to be executed, and notifies the job to be executed to the CPU1.例文帳に追加

ジョブスケジューラ２１は、割込クロックが出力される度に、実行すべきジョブを決定するスケジューリング処理として、最小間隔を１減算して、減算後の最小間隔が０となる１つのジョブを現在の割込処理で実行すべきジョブとして決定し、実行すべきジョブをＣＰＵ１に通知する。 - 特許庁

Detections of the prepit information by a detector 104 for the wobble reference prepit information and a detector 105 for the recording clock reference prepit information are simultaneously executed, and either one of results 107, 108 of the respective prepit information detections is selected in accordance with the states 106, 109 representing respective detection states.例文帳に追加

ウォブル基準プリピット情報検出器１０４と記録クロック基準プリピット情報検出器１０５によるプリピット情報検出を同時に行い、それぞれの検出状況を表すステート１０６、１０９によって、それぞれのプリピット情報検出結果１０７、１０８のどちらかを選択する。 - 特許庁

Through the clock cannot be stopped for holding these stored contents in conventional devices, the data used also after recovery from the sleep mode such as the TOC are transferred in this device from the buffer RAM 7 to the SRAM 16 mounted on a digital signal processing part 5 through a microcomputer interface 33 and a memory control part 31, and backed up.例文帳に追加

従来この記憶内容を保持するためにクロックを停止する事が出来なかったが、ＴＯＣのような、スリープモードから復帰したあとも使用するデータは、バッファＲＡＭ７からマイコンインターフェイス３３、メモリ制御部３１を介してデジタル信号処理部５に搭載されたＳＲＡＭ１６に転送され、バックアップされる。 - 特許庁

When a port arriving vehicle reaches a port, a control part of the port arriving vehicle carries out simultaneous multiple address of current time information by an internal clock along with adjustment date and time of the time information stored in a storage to all port parked vehicles parked in the port that has been reached by using a short range communication device (S5).例文帳に追加

ポート到着車両がポートへ到着すると、ポート到着車両の制御部は、内部時計による最新の時刻情報を、記憶装置に記憶された該時刻情報の調整日時と共に、短距離通信装置を用いて、到着したポートに駐車された全てのポート駐車車両へ一斉同報する（Ｓ５）。 - 特許庁

In the case of inputting the analog video signals of the plural video formats, the video signal of an SDTV is sampled by the frequency which is almost the same as that of the dot clock of the video signal of an HDTV so that an analog low pass filter required as the preprocessing of A/D conversion is also used for the HDTV.例文帳に追加

複数の映像フォーマットのアナログ映像信号を入力可能とする場合に、ＳＤＴＶの映像信号をＨＤＴＶの映像信号のドットクロックと同程度の周波数でサンプリングすることで、Ａ／Ｄ変換の前処理として必要になるアナログローパスフィルタを、ＨＤＴＶ用のもので共通化することができる。 - 特許庁

When Nsamp is a total number during the determination period of a sampling clock measuring the run length, the effectiveness determination part 103 determines whether the input signal is effective or not by a ratio of a total frequency during the determination period to Nsamp/2 or by a ratio of a class value 1 frequency during the determination period to Nsamp/4.例文帳に追加

有効性判定部１０３は、ランレングスを測定するサンプリングクロックの判定期間中の総数をＮｓａｍｐとしたとき、判定期間中の総度数とＮｓａｍｐ／２との比、あるいは判定期間中の階級値１の度数とＮｓａｍｐ／４との比により、入力信号が有効か否かを判定する。 - 特許庁

By a delay (a'+b'+c'+d' or e') given to the feedback clock signal by an input buffer 112 and a DLL delay circuit 113 installed in a feedback path, a delay (a+b+c+d or e) given to a data strobe signal DSQ inputted to the memory control LSI 1 is compensated.例文帳に追加

引き戻し経路に配設された入力バッファ１１２およびＤＬＬ遅延回路１１３によって引き戻しクロック信号に与えられる遅延（ａ’＋ｂ’＋ｃ’＋ｄ’またはｅ’）により、メモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳに与えられる遅延（ａ＋ｂ＋ｃ＋ｄまたはｅ）が補償される。 - 特許庁

In the medium synchronization system, a synchronization data decoding means 114 decides the command execution time from the synchronization data start time and the command execution time recorded in the synchronization data by referring to an internal clock 112, decodes the command kind recorded in the synchronization data 22, and transmits the command information to medium synchronization command execution means 12-1 to 12-n.例文帳に追加

同期データ解読手段１１４は内部時計１１２を参照し、同期データに記録されている同期データ開始時刻、コマンド実行時間から、コマンド実行時刻を判定し、同期データ２２に記録されているコマンド種別を解読し、コマンド情報をメディア同期コマンド実行手段１２−１〜１２−ｎに送信する。 - 特許庁

Additionally, a phase comparator and a phase frequency comparator are used in digital and analog PLLs, respectively, and operation is made so that the cumulative phase error between an ideal period and a reference signal to be generated is reduced in the digital PLL, thus preventing the cumulative phase error from easily occurring in a long-term defect and hence generating the stable clock.例文帳に追加

またディジタルＰＬＬには位相比較器を、アナログＰＬＬには位相周波数比較器を用いると共に、ディジタルＰＬＬでは理想周期と生成する基準信号との累積位相誤差を減らすように動作させることにより、長期間の欠陥時にも累積位相誤差を生じにくくし、安定したクロックを生成する。 - 特許庁

On the other hand, a clock frequency divider 5 counts clocks from a voltage-controlled oscillator 4 to output a pulse signal 'g' for every count by a period of 188 bytes, a phase comparator 2 outputs a phase difference signal 'd' between the signals 'c' and 'g', and a smoothing unit 3 outputs it as a control voltage signal 'e'.例文帳に追加

一方、クロック分周器５により電圧制御発振器４からのクロックをカウントして１８８バイト周期分カウントする毎にパルス信号“ｇ”を出力し、位相比較器２がこれら信号“ｃ”“ｇ”間の位相差信号“ｄ”を出力し、平滑器３がこれを制御電圧信号“ｅ”として出力する。 - 特許庁

To provide a method for sharing a device allowing a specific device equipped with a data I/O line, a reset line, a clock line and the like to be respectively independently accessible by two CPU systems without using a separate switching logic or an additional circuit, in a plurality of CPU systems each equipped with a CPU, and a system therefor.例文帳に追加

各々のＣＰＵを備える複数のＣＰＵシステムにおいて、データＩ/Ｏライン、リセットライン及びクロックラインなどを備える特定のデバイスを別のスイッチングロジックや追加の回路無しに２つのＣＰＵシステムでそれぞれ独立してアクセスできるようにするデバイスの共有方法及び装置を提供する。 - 特許庁

To provide a method for driving a hold type display panel in which "moving picture blurring" of a display panel having hold characteristics can be reduced as far as possible, and an image hold period and a black hold period can properly be set, and which can be manufactured using an existent source driver which is not adaptive to a high-speed clock.例文帳に追加

ホールド特性を有する表示パネルにおいて『動画ぼやけ』を可及的に低減させ得ると共に、画像ホールド期間及び黒ホールド期間を適切に設定することができ、しかも高速クロックに対応できない既存のソースドライバを使用して製作することができるホールド型表示パネルの駆動方法を提供すること。 - 特許庁

A temperature control device determines a fan revolving speed from a surrounding noise and a fan noise, and measures the temperature of an LSI that is a controlled object, determines, in the cooling capacity range of the determined fan revolving speed, an operating clock frequency that falls within an allowable temperature range, and controls the LSI to be connected.例文帳に追加

温度制御装置は、周囲雑音とファン雑音とからファン回転数を決定し、制御対象となるＬＳＩなどの温度を測定し、決定されたファン回転数の冷却能力の範囲内において、許容温度範囲に収まるような動作クロック周波数を決定して、接続されるＬＳＩを制御する。 - 特許庁

In communication devices 1 and 2, error detection circuits 14 and 24 detect an error due to a data pattern of a communication signal and an error due a receiving state, and PLL setting circuits 15 and 25 control clock frequencies of PLL circuits 13 and 23 so as to perform communication at an optimum communication speed on the basis of this detection result.例文帳に追加

通信機器１，２において、エラー検出回路１４，２４により通信信号のデータパターンによるエラーや受信状態によるエラーを検出し、この検出結果に基づいて、ＰＬＬ設定回路１５，２５によりＰＬＬ回路１３，２３のクロック周波数を制御して最適な通信速度で通信を行なうようにしている。 - 特許庁

A frequency control block 31 controls the frequency of a read clock signal RCK being a reference for generating the horizontal synchronizing and vertical synchronizing signals so that a phase difference between a vertical synchronizing signal VDin of the input image signal SVin and a vertical synchronizing signal VDout of the output image signal SVout can be eliminated.例文帳に追加

水平及び垂直同期信号の生成の基準となる読出クロック信号ＲＣＫの周波数を、周波数制御ブロック３１によって入力画像信号ＳＶinの垂直同期信号ＶＤinと出力画像信号ＳＶoutの垂直同期信号ＶＤoutとの位相差が無くなるように制御する。 - 特許庁

Also, at the time of switchover processing to the normal mode, after power voltage is stabilized following the initialization of the CPU 1 in the process of power voltage rising, on confirming clock synchronization for synchronizing each circuit provided in its own-unit, the power saving controller decides the own-unit is in an operable condition.例文帳に追加

通常モードに切り替える処理の際にも、省電力制御部は、電源電圧の立ち上がりの過程において、ＣＰＵ１を初期化して電源電圧が安定後、自装置が有する各回路の同期を取るためのクロックが同期していることを確認すると、自装置が動作可能な状態であると判断する。 - 特許庁

In a counting period having a prescribed wave number of an input signal Cin, weighting on counting is varied, depending on initial, final and other stages of the count period, so that the frequency-measuring circuit obtains the same result as that obtained from counting of the reference clock, by shifting count periods of plural frequency-measuring units.例文帳に追加

入力信号Cinの所定波数を有するカウント期間において、カウントする重み付けをカウント期間の初期と終期、およびその他の時期とで変化させることにより、複数の周波数測定ユニットのカウント期間をずらして基準クロックをカウントするのと同じ結果を得る周波数測定回路である。 - 特許庁

Even when the device time of each terminal device becomes discontinuous, and the jump or the return of time occurs, therefore, by referring to the calendar clock data, reproduce the collected data is reproduced according to the time (time lapse and time interval) indicative of the actual operational state managed by each terminal device.例文帳に追加

これにより、各端末装置の装置時刻が不連続になり、時刻の飛びや戻りが生じた場合であっても、カレンダ時計データを参照することにより、収集したデータを各端末装置で管理する実際の動作状態を示す時間（時間経過と時間間隔）通りに忠実に再現できる。 - 特許庁

To provide a signal transmission system which can be released from constraints of a setup/hold time at a receiver side without the need for a complicated synchronization circuit such as a PLL circuit for a logic circuit at the receiver side when a logic data signal synchronized with a clock signal is transmitted from one logic circuit to the other between the two logic circuits.例文帳に追加

２つの論理回路間で、一方から他方へクロック信号に同期した論理データ信号を伝送する場合に、受信側の論理回路に、ＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側のセットアップ／ホールド時間の制約から逃れることができる信号伝送システムを提供する。 - 特許庁

The noise determination section 103 stores one or more phase signals of the operating clock DQS1 notified in the past, it is determined based on the history in the past whether or not phase information Ph1 is affected by great jitter or noise, and a signal Ph2 indicative of correct phase information is notified to the phase determination apparatus 101.例文帳に追加

ノイズ判断部１０３は過去に通知された動作クロックＤＱＳ１の位相信号を１つまたは複数記憶しており、過去の履歴を元に位相情報Ｐｈ１が大きなジッタまたはノイズの影響を受けたか否かを判断し、正しい位相情報を示す信号Ｐｈ２を位相判断装置１０１に対して通知する。 - 特許庁