「Clock」に関連した英語例文の一覧と使い方(498ページ目) - Weblio英語例文検索

This computer system 1 monitors whether the internal temperature of the system exceeds four set temperature t1 to t4 or not and continues the execution of various applications within an on operation guaranteed temperature range by stepwise changing/limiting the clock frequency bands f1 to f3 of the CPU 2 or the power supply of function blocks B1 to B3.例文帳に追加

コンピュータ装置１は、システム内部の温度が、ｔ１〜ｔ４の４つの設定温度を越えたか否かを監視し、ＣＰＵ２のクロック周波数ｆ１〜ｆ３や機能ブロックＢ１〜Ｂ３の電源を段階的に変更・制限することによって、動作保証温度内での各種アプリケーションの実行の継続を図る装置である。 - 特許庁

The printer calculates timing for generating image data for outputting and timings capable of printing (S13 to S16) when the image data are input (S12), generates the image data for outputting by altering the frequency of a clock so as to correspond to timings when the printing can be done (S17, S18) and prints (S19).例文帳に追加

プリンターは、画像データを入力されると（Ｓ１２）、出力用の画像データの生成のタイミングおよび印刷が可能となるタイミングを算出し（Ｓ１３〜Ｓ１６）、印刷が可能となるタイミングに合うように、クロックの周波数を変更して出力用の画像データを生成し（Ｓ１７、Ｓ１８）、印刷を行なう（Ｓ１９）。 - 特許庁

When the PLL circuit 4 and a fixing clock generation circuit 5 are changed over in accordance with a level of an input waveform to apply sampling clocks to an A/D converter 2, a pulse height level of the input waveform is monitored by a pulse height-detecting means 12, so that clocks are changed over according to whether the pulse height level is large or small.例文帳に追加

入力波形のレベルに応じてＰＬＬ回路４と固定クロック発生回路５とを切り替えて、Ａ／Ｄコンバータ２にサンプリングクロックを与える場合において、波高値検出手段１２により入力波形の波高値レベルを監視し、その波高値レベルの大小によってクロックの切り替えを行なう。 - 特許庁

In the storage device, a buffer, where the procedure of a buffer tree is stored to be input to a plurality of boundary scans, is inserted into a signal path between a switching signal (Mode signal) to an output (gate) of each cell and a clock signal (UpdateDR signal) for a final data keeping means (flip-flop) of each cell.例文帳に追加

記憶装置には、さらに、バッファツリー生成の手順が記憶され、複数のバウンダリスキャンセルに入力される、各セルの出力（ゲート）切り替え信号（Ｍｏｄｅ信号）と、各セルの最終データ保持手段（フリップフロップ）のクロック信号（ＵｐｄａｔｅＤＲ信号）の信号経路に、バッファを挿入する。 - 特許庁

The drive circuit for driving a white LED 20 comprises a charge-transfer device, a capacitor coupled to the charge-transfer device, and a step-up circuit 50 for transforming a power supply voltage Vdd inputted to the charge-transfer device to 1.5Vdd in accordance with a clock CLK applied to the capacitor.例文帳に追加

本発明の駆動回路は、白色ＬＥＤ２０を駆動するものであり、電荷転送素子とこの電荷転送素子に結合されたコンデンサとを含み、コンデンサに印加されるクロックＣＬＫに応じて電荷転送素子に入力される電源電圧Ｖｄｄを１．５Ｖｄｄに変換する昇圧回路５０を備える。 - 特許庁

When the time of the clock section 2 is corrected from a first time of day with respect to a second time of day that is later than the first time of day, the controller refers to the memory unit 3, and detects the pieces of startup setting information set between the first time of day and the second time of day as the information exceeding startup setting.例文帳に追加

また、時計部２の時刻に対して、第一の時刻から、第一の時刻より後の時刻である第二の時刻へ補正が行う際に、記憶部３を参照して、第一の時刻と第二の時刻との間に設定されている起動設定情報を超過起動設定情報として検出する。 - 特許庁

An up/down counter 14 counts up the number of clock signals CLK in a period when a DQSEIN signal showing the continuous length of the DQS signal is active, and counts down the number of the falling edges of the DQS signal after preamble corresponding to a data read request, and detects that the count value becomes 0.例文帳に追加

アップダウンカウンタ１４は、ＤＱＳ信号の継続長を表すＤＱＳＥＩＮ信号がアクティブである期間におけるクロック信号ＣＬＫの数をカウントアップし、データリード要求に対応するプリアンブル後のＤＱＳ信号の立ち下がりエッジの数をカウントダウンし、カウント値が０となることを検出する。 - 特許庁

The rewritable optical disk device is provided with a data discrimination part 6 including an adaptive operation circuit which uses a signal caused by unrewritable information for clock generation, which is so recorded in an emboss system that it may be detected at intervals of a certain time, to dynamically change a tap coefficient and a criterion for discrimination.例文帳に追加

書き換え可能な光ディスク装置であって、一定の時間間隔で検出されるようにエンボス方式で記録されたクロック発生用の書き換え不能情報に起因する信号を用いて動的にタップ係数や判定基準の変更を行う適応動作回路を含むデータ判定部６を有する。 - 特許庁

When a phase shift of the reproduced signal relative to a channel clock is to be evaluated, based on a difference between an output from a waveform equalization circuit to equalize an input reproduced signal to a predetermined target equalization characteristic and the target equalization characteristic, a group delay characteristic with respect to the frequency of the waveform equalization circuit is fixed.例文帳に追加

入力された再生信号を所定の目標等化特性に等化する波形等化回路の出力と、該目標等化特性との差分から、前記再生信号のチャネルクロックに対する位相ずれを評価する際に、該波形等化回路の周波数に対する群遅延特性を一定とする。 - 特許庁

In an RTL (Register Transfer Level) logic circuit of a debug function part of an LSI, a dummy module 31 defined as a false path is inserted to designate the false path which does not require to adjust data delay time among paths between an FF (flip-flop) and an external output terminal 30 and between FFs having the same clock source.例文帳に追加

ＬＳＩのデバッグ機能部分のＲＴＬ論理回路において、ＦＦから外部出力端子３０とのパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要のないパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入する。 - 特許庁

When the client terminal 3 connected through the Internet 4 makes a request to distribute the application, a server 2 sets real-time clock information on the side of the server 2 when the request to distribute the application is received as an update time parameter of a JAM file and sends it prior to the transmission of a JAR file as an execution file.例文帳に追加

サーバ２はインターネット４を介して接続されたクライアント端末３からアプリケーションの配信が要求されると、アプリケーションの配信要求を受けたときのサーバ２側のリアルタイムクロック情報をＪＡＭファイルの更新日時パラメータに設定し、実行ファイルであるＪＡＲファイルの送信に先立って送信する。 - 特許庁

A microcomputer as the master device is configured to enable separate setting of high-level duration and low-level duration of a clock pulse to be output, using a program, High-level duration and low-level duration are each set to a minimum value that satisfies the requirements for constituting communication with a communication destination (S140, S150).例文帳に追加

そして、マスタ装置としてのマイコンは、出力するクロックパルスのハイ時間とロー時間とを、プログラムによって別々に設定可能になっており、そのクロックパルスのハイ時間とロー時間との各々を、通信相手との通信が成立するのに必要な条件を満たす最短の時間に設定する（Ｓ１４０，Ｓ１５０）。 - 特許庁

To prevent a date and time of a clock used for determination of a date and time of acquisition of biological information from being wrongly set or gradually getting faster or slower and correctly set the clocks of a biological information acquisition means arranged in a plurality of locations in different time zones to local dates and times in a health management system.例文帳に追加

本発明は、健康管理システムにおいて、生体情報の取得日時の決定に用いられる時計の日時が誤って設定されたり次第にずれたりするのを防止すると共に、タイムゾーンが異なる複数の場所に配置された生体情報取得手段の時計を現地日時に正しく合わせることを課題とする。 - 特許庁

By having this power generating circuit structured so as to form a control circuit, which permits only one operation of a switching device during the boosting period of a boosting clock signal, even if such signals which cause malfunctions due to noises or the like are generated as many times in a circuit for comparing the output voltage with reference voltage generation of wasteful power consumption is prevented.例文帳に追加

ノイズ等により出力電圧と基準電圧を比較する回路に誤動作を起こさせる信号が何度発生しても、昇圧クロック信号の昇圧を行う期間において、スイッチング素子の動作を一度しか許容しないような制御回路を構成することにより、無駄な消費電力の発生を防止する。 - 特許庁

The side of the device 2 is provided with a bar code reading part 2a, a calendar clock 2d characteristic to the television terminal device, a microcomputer 2b judging whether information on the term of validity and equipment identification information are valid or not and a power source control part 2j energizing a television set 3 to make it watchable when the card 1 is valid.例文帳に追加

又テレビ端末装置２側にバーコード読み取り部２ａと、テレビ端末装置固有のカレンダー時計２ｄと、有効期間情報と設備識別情報とが有効か否かを判断するマイコン２ｂと、紙カード１が有効のときテレビ３を通電して視聴可能にする電源制御部２ｊとを設ける。 - 特許庁

A CPU 2 generates horizontal synchronizing signal data, vertical synchronizing signal data and picture data and writes them in a frame buffer 31 set in an address space of a main memory 3 of the CPU and writes data read out from the frame buffer 31 in a FIFO memory 4, and data are outputted from the FIFO memory 4 to a CRT 6 synchronously with a dot clock.例文帳に追加

ＣＰＵ２は、水平同期信号データ、垂直同期信号データ、 及び画像データを生成して、 該ＣＰＵのメインメモリ３のアドレス空間に設定されたフレームバッファ31に書き込むとともに、フレームバッファ31から読み出したデータをＦＩＦＯメモリ４に書き込み、ＦＩＦＯメモリ４はドットクロックに同期してＣＲＴ６に出力する。 - 特許庁

A control unit comprises a conventional clock, a data memory, an arithmetic unit, an operation mode input unit to the arithmetic unit, an output unit to an air conditioner unit and a display unit, and is further provided with a data table and an input unit to the data table so that various power usage patterns using a timer can be developed.例文帳に追加

前記制御ユニットが、従来のクロックと、データメモリーと、演算部と、前記演算部への運転モード入力部と、前記空気調和ユニットへの出力部と、表示部とに加え、データ表と、前記データ表への入力部と、から構成されたため、タイマーを用いたさまざまな電力使用パターンの展開が可能となる。 - 特許庁

An 8 bit timer 11, a timer interrupting means 14 to impose an interruption to a program executed by a microcomputer for every time when the timer 11 counts 256 clock pulses, and a memorizing means 15 to memorize the number of interruptions by the interrupting means 14 in a RAM as data having 2 bites at its maximum are provided.例文帳に追加

８ビットのタイマ１１と、タイマ１１が２５６個のクロックパルスを計数する毎にマイクロコンピュータが実行するプログラムに割り込みをかけるタイマ割り込み手段１４と、割り込み手段１４による割り込みの回数を最大２バイトのデータとしてＲＡＭに記憶する割り込み回数記憶手段１５とを設ける。 - 特許庁

The adjustment section 53 adjusts the time interval to generate the clock signal on the basis of a relationship between the data storage amount at the start of a determination time interval and a data storage amount after the determination time interval when variations in the data storage amount are kept within a prescribed range during the determination time interval.例文帳に追加

調整部５３は、判断時間間隔の間、データ蓄積量の変位が所定の範囲内に維持された場合に、判断時間間隔の開始時のデータ蓄積量と判断時間間隔の経過時のデータ蓄積量との関係に基づいて、クロック信号を発生させる時間間隔を調整する。 - 特許庁

In communication devices 2b to 2d, an LOS signal which indicates reception disconnection of a first transmission line set to a management table as a transmission line that preferentially extracts a network synchronous clock and a VP-AIS signal to be transmitted from a communication device located on an upstream side of its own device of a route including the first transmission line are monitored.例文帳に追加

通信装置２ｂ〜２ｄは、網同期クロックを優先的に抽出すべき伝送路として管理テーブルに設定されている第１伝送路の受信断を示すＬＯＳ信号と該第１伝送路を含むルートの自装置よりも上流側に位置する通信装置より送出されるＶＰ-ＡＩＳ信号を監視する。 - 特許庁

To enhance an operation delay time of a domino logic circuit by excluding an N channel transistor(TR) that has been required for a domino logic circuit represented as a carry chain for a Manchester carry adder in a conventional technology and is turned off when a clock signal is zero and used for avoiding destruction of a pre-charge state of a pre-charge node.例文帳に追加

従来の技術において、マンチェスタ桁上げ加算器の桁上げ連鎖部に代表されるドミノ論理回路において必要であった、クロック信号が０の期間にオフになりプリチャージノードのプリチャージ状態を破壊してしまわないためのＮチャンネルトランジスタを排除し、ドミノ論理回路の動作遅延時間を向上する。 - 特許庁

A time information acquiring part 11 of an access request terminal 1 digitally signs for the time information acquired from a clock source 23 by a time information acquiring part 22 via a transmitting-receiving part 21 of an NTP server 2, and transmits the information to an access authentication server 3 together with a public key certificate issued by an authentication station system 5.例文帳に追加

アクセス要求端末１の時間情報取得部１１は、ＮＴＰサーバ２の送受信部２１を介して時間情報取得部２２がクロックソース２３から取得した時間情報に対してデジタル署名し、認証局システム５が発行した公開鍵証明書とともにアクセス認証サーバ３に送信する。 - 特許庁

When the specified tag has not been read by a reading unit 11 by the time when a present time at a clock functional unit 14 and the designated time stored in the storage unit 13 become a specified relationship, the processing unit 16 outputs a sound to urge, e.g., an action regarding the article from a sound outputting unit 15.例文帳に追加

処理部１６は、時計機能部１４における現在時刻と記憶部１３に記憶されている指定時刻がある一定の関係になるまでに所定のタグが読取部１１によって読み取られなかったときには、音声出力部１５から、例えばその物品に係わる行動を促す音声を出力する。 - 特許庁

When a memory section 1 is in a standby mode, a power supply breaking circuit 2 supplies electric power to the memory section 1 synchronously with the timing of refresh operation generated by a clock circuit 3 only in a period that the refresh operation is performed, and breaks the electric power to be supplied to the memory section 1 in a period when the refresh-operation is not performed.例文帳に追加

メモリ部１がスタンドバイモードにあるときには、電源供給遮断回路２は、時計回路３が発生するリフレッシュ動作のタイミングに同期してメモリ部１にリフレッシュ動作を行う期間だけ電力を供給し、リフレッシュ動作を行っていない期間にはメモリ部１への電力供給を遮断する。 - 特許庁

A shift register has a value of most significant bit which is in relation of logical NOT with the value of a bit being transmitted at first in the bit pattern of a unique word being detected as an initial value, converts the received data from series data to parallel data in synchronism with a received data clock synchronous with the received digital data and then outputs parallel received data.例文帳に追加

シフトレジスタは、初期値として検出すべきユニークワードのビットパターンの最初に送信されるビットの値と論理否定の関係にある値を最上位ビットの値を持ち、受信したディジタルデータと同期した受信データクロックに同期して受信データをシリアルデータからパラレルデータに変換しパラレル受信データとして出力する。 - 特許庁

This electronic equipment 11 has the internal power source 12 for generating the voltage required on the inside of the electronic equipment 11 based on the electric power supplied from a battery E, and a clock signal output part 23 for outputting a pulse signal to a communication part 18 by receiving starting of the CPU 14 in an ON state of the internal power source 12.例文帳に追加

電子機器１１は、バッテリＥから供給される電力を基に、電子機器１１の内部で必要な電圧を生成する内部電源１２と、内部電源１２がオン状態においてＣＰＵ１４が起動されたことを受けて、パルス信号を通信部１８へ出力するクロック信号出力部２３とを備えている。 - 特許庁

The table lamp consisting of a lamp stand, a lamp support and a lamp shade, is provided with a clock, a photo plaque and a storage part such as shelves and drawers at side face parts of the stand, and a pattern formed with two figures shifted depicting a honeycomb pattern on the whole or a part of the surface of the lamp shade.例文帳に追加

スタンド台、電灯支持部およびスタンド笠からなる電気スタンドにおいて、スタンド台の側面部に時計、写真額、棚、引き出し等の収納部を設け、スタンド笠の全面または一部の面に亀甲模様を描いた２枚の図形をずらせて形成される模様を設けた多機能付き電気スタンド。 - 特許庁

A CPU 1 enables an SDRAM 2, which is for operating a common BOOT program 31 of a ROM 3, to operate by means of an SDRAM controller 11 and an operational frequency setting controller 12 based on RAM size information and an input clock frequency value which are both acquired in an IN order of an IN order circuit group 4.例文帳に追加

ＣＰＵ１は、ＳＤＲＡＭコントローラ１１と動作周波数設定コントローラ１２により、ＩＮオーダー用回路群４のＩＮオーダーで取得するＲＡＭサイズ情報と入力クロック周波数値を元にしてＲＯＭ３の共通ＢＯＯＴプログラム３１が動作するためのＳＤＲＡＭ２を動作可能とする。 - 特許庁

At this time, a pattern detecting section 23 detects whether the fluctuation pattern of the regenerative signal is a certain specific pattern (for example, a 3T pattern in the case of a DVD disk) and controls a selecting section 24 to restrain the phase error estimation value of low reliability from being utilized for the control of a PLL for clock extraction.例文帳に追加

このとき、パターン検出部２３は、再生信号の変動パターンがある特定パターン（例えばＤＶＤディスクであれば３Ｔパターン）であるか否かを検出し、信頼性の低い位相誤差推定値がクロック抽出用ＰＬＬの制御に利用されることがないように、選択部２４を制御する。 - 特許庁

A swimming training board 101 has a recessed part 151 having almost the same size and depth as a waterproof clock device 102 on an almost central surface, a recessed part 152 having almost the same size as a switch 103 and a through hole 153 for connecting the recessed part 151 and the recessed part 152.例文帳に追加

水泳練習板１０１は、略中央状面に防水計時装置１０２と略同じ大きさ及び深さの凹部１５１と、スイッチ１０３と略同じ大きさの凹部１５２と、凹部１５１と凹部１５２とを連絡する通し穴１５３を備え、防水計時装置１０２は、凹部１５１に装着され、スイッチ１０３は凹部１５２に装着される。 - 特許庁

Also, when the phase of an output signal of an EXOR circuit 41 does not coincide with the phase of a signal inputted from an input terminal 382 being in-phase with the clock original signal, the subsequent phases of both of them are made to coincide with each other by forcibly setting the 'L' level to the D terminal of a 2nd D-FF43.例文帳に追加

また、ＥＸＯＲ回路４１の出力信号と、クロック原信号と同相となる入力端子３８_2から入力される信号との位相が一致しない場合、第２のＤ−ＦＦ４３のＤ端子に強制的に“Ｌ”レベルを設定させることで、これ以降両者の位相が合うようにしている。 - 特許庁

To reduce power consumption and also to prevent outputs SL1-SLn of a shift register from overlapping one another in a shift register 11, in which level shifters LS1-LSn for shifting the level of clock signals CK, CKB having a smaller amplitude than that of a drive voltage for applying to respective flip flops F1-Fn are provided for each block.例文帳に追加

駆動電圧よりも振幅が小さなクロック信号ＣＫ，ＣＫＢをレベルシフトして、各フリップフロップＦ１〜Ｆｎへ印加するレベルシフタＬＳ１〜ＬＳｎが各ブロック毎に設けられているシフトレジスタ１１において、消費電力を削減し、またシフトレジスタの出力ＳＬ１〜ＳＬｎが互いに重ならないようにする。 - 特許庁

In the frequency correction circuit 5, a counter 10 generates a signal of a frequency fa by frequency division by 1/i (an integer of i;2 or more) of an input clock signal CK of a frequency fi, and outputs a frequency division signal Da by correcting the number of pulses of the signal of the frequency fa by a correction signal Scp.例文帳に追加

周波数補正回路５において、カウンタ１０は、入力される周波数ｆｉのクロック信号ＣＫを１／ｉ（但し、ｉ；２以上の整数）分周することにより周波数ｆａの信号を生成し、且つ、補正信号Ｓｃｐによりその周波数ｆａの信号のパルス数を補正して分周信号Ｄａを出力する。 - 特許庁

The microcomputer 10 calculates SOC of the lead battery 1 in a normal mode when the power is supplied from the generator 7, and is operated in a sleep mode not for calculating the battery charging state by reducing the operational clock frequency of a CPU when the power is supplied from the lead battery 1, and the power consumption is lower than that in the normal mode.例文帳に追加

マイコン１０は、発電機７から電力が供給されたときにノーマルモードで鉛電池１のＳＯＣを演算し、鉛電池１から電力が供給されたときにＣＰＵの動作クロック周波数が下げられバッテリの充電状態を演算しないスリープモードで動作し、ノーマルモードより低消費電力となる。 - 特許庁

An operation control unit 43 refers to information in a clock 44, an access information section 45, and a telephone book 8 based on the conditions of use set within a range registered in the restricted information registration section 7 without inputting the lock code from the operation section 5; and simultaneously provides operation instructions to each section in the cellular phone.例文帳に追加

動作制御部４３は、操作部５から暗証コードの入力なしで制限情報登録部７に登録された範囲内で設定した使用条件に基づいて、時計部４４、アクセス情報部４５及び電話帳８の情報も参照しつつ、携帯電話機各部に対し動作指示を行う。 - 特許庁

A slit plate provided with a slit 112A and a slit plate provided with a slit 112A are arranged so that even when the photographic film 22 is carried zigzag, the border line between a clock-side area and a data-side area of a DX code 107 is positioned opposite one of the slit 112A and slit 114A.例文帳に追加

写真フィルム２２が蛇行して搬送される場合等であっても、ＤＸコード１０７のクロック側領域とデータ側領域との境界線がスリット１１２Ａ及びスリット１１４Ａの何れか一方と対向する箇所に位置するように、スリット１１２Ａを設けたスリット板及びスリット１１４Ａを設けたスリット板を配置する。 - 特許庁

This device has a means for performing first protocol processing in a logic circuit, a means for performing second protocol processing in a logic circuit and the communication control circuit, to which a circuit for storing a storage device and the storage device are connected, and processing can be performed in real time with the operating clock of low speed almost several times as high as a communication rate.例文帳に追加

第一のプロトコル処理を論理回路で処理する手段と第二のプロトコル処理を論理回路で処理する手段及び、記憶装置を制御する回路及び記憶装置を接続した通信制御回路を有し、通信レートの数倍程度の低速な動作クロックでリアルタイムに処理できる。 - 特許庁

A stable sampling clock without little performance deterioration is generated by producing a horizontal mask pulse from results obtained by measuring a horizontal synchronous periodical time of a certain particular scanning line which is not affected by an undesired serrated pulse, etc., extracting only a desired horizontal synchronous pulse and in addition, shortening a hold period of a PLL circuit to the utmost.例文帳に追加

不要な切り込みパルス等の影響を受けないある特定の走査線の水平同期周期時間を測定した結果から水平マスクパルスを作成し必要な水平同期パルスのみを抜取り、加えてＰＬＬ回路のホールド期間を極力短くすることより、安定的で性能劣化の少ないサンプリングクロックを発生する。 - 特許庁

The voltage booster circuit supplies a reference voltage, a power voltage and a boosting clock signal to a boosting means, provided with first and second transistors, a first capacitor, a first driving circuit, a second capacitor, a first control part and a second control part, and the circuit generates second voltage obtained by boosting the power voltage.例文帳に追加

昇圧回路は、第１及び第２トランジスタと、第１コンデンサと、第１駆動回路と、第２コンデンサと、第１制御部と、第２制御部とを具備する昇圧手段に、基準電圧と、電源電圧と、昇圧クロック信号とを供給して、電源電圧を昇圧した前記第２電圧を生成する。 - 特許庁

Serial data DT1 to DT3 to be transmitted include a first data term (display term) TDSPL and a second data term (blank term) TBLNK, and a reference clock REFCLK to be transmitted in parallel with the serial data DT1 to DT3 has a different duty ratio for the first data term from that for the second data term.例文帳に追加

伝送すべきシリアルデータＤＴ１〜ＤＴ３は第１のデータ期間（表示期間）ＴＤＳＰＬと第２のデータ期間（ブランク期間）ＴＢＬＮＫとを含み、シリアルデータＤＴ１〜ＤＴ３と並列に伝送される参照クロックＲＥＦＣＬＫは、第１のデータ期間と第２のデータ期間とでデューティ比が異なる。 - 特許庁

In an extension board 101, a CPU 102 starts by the lowest clock frequency when a power is supplied, and acquires the power supply information of a power supply information holding means 23 and the extension equipment connection information of an extension equipment connection information holding means 25 from a printer 1 through an extended I/F 24.例文帳に追加

拡張ボード１０１では、電源投入時、最低クロック周波数で立ち上がり、ＣＰＵ１０２は、拡張Ｉ/Ｆ２４を介して、印刷装置１から電力供給情報保持手段２３の電力供給情報、及び、拡張機器接続情報保持手段２５の拡張機器接続情報を取得する。 - 特許庁

As a number-of-interface deciding device 100, information obtaining units 112-118 for respectively obtaining data directional characteristic information J2, clock information J4 showing frequency of the system operation, verification mode information J6 per each verification item, and access information J8 related to the time when inputting/outputting the data are provided.例文帳に追加

インタフェース数決定装置１００ として、データ方向性情報Ｊ２、システム動作の周波数を示すクロック情報Ｊ４、検証項目ごとの検証モード情報Ｊ６、データの入出力が行なわれている時刻に関するアクセス情報Ｊ８をそれそれ取得する情報取得部１１２ 〜１１８ を設ける。 - 特許庁

The sensor unit 18 has a delay circuit 29 for outputting a synchronizing signal SS delayed by a delay quantity set by a delay quantity setting unit 27, and a drive pulse generator 20 generates a second storage period signal S2 based on the synchronizing signal delayed by the delay circuit 29 and the reference clock CR.例文帳に追加

センサユニット１８においては、同様に、遅延回路２９が同期信号Ｓ___Sを遅延量設定部２７により設定された遅延量分遅延させて出力し、駆動パルス発生部２０が遅延回路２９により遅延された同期信号および基準クロックＣ_Rに基づき第２の蓄積期間信号Ｓ_2を発生する。 - 特許庁

The selection driver 1-1 has a shift register 5 for successively transferring the selection signals to multiple stages of the registers by receiving the supply of a shift clock, and a plurality of switches 7 for controlling the supply of the selection signals to a plurality of the selection lines by being connected to the output of the register of each stage of the shift register 5.例文帳に追加

選択ドライバ１−１は、シフトクロックの供給を受け、複数段のレジスタに順次選択信号を転送するシフトレジスタ５と、このシフトレジスタ５の各段のレジスタの出力に対しそれぞれ接続され複数の選択ラインへの選択信号の供給を制御する複数のスイッチ７有する。 - 特許庁

The delay amount of a delay element 25 is adjusted such that a loop delay of a loop which returns to an input terminal 21 from an input terminal 20 of an AND circuit 24 through a NAND output terminal 23 is a delay for an "n + 1/2" period (n is integer ≥0) of an output clock signal.例文帳に追加

論理積回路２４の入力端子２０から否定論理積出力端子２３を通じて該入力端子２１へ帰還するループのループ遅延が、出力クロック信号の「ｎ＋１／２」周期（ｎは０以上の整数）分となるような遅延を与えるよう、遅延素子２５の遅延量を調整する。 - 特許庁