「Memory refresh」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

Also the phase change memory has an array of phase change memory cells, and a read disturb system configured to identify the read disturb condition and perform the refresh operation on the array in response thereto.例文帳に追加

また、相変化メモリは、相変化メモリセルのアレイと、読み出し障害の状態を検知し、当該読み出し障害の状態の検知に応じて上記アレイにおけるリフレッシュ動作を実行するように構成される読み出し障害システムとを有する。 - 特許庁

The semiconductor device is provided with a memory cell 10, a read/write sense amplifier 11, a refresh sense amplifier 12 and a control circuit 14 which prevents a case where the memory cell 10, the amplifier 11 and the amplifier 12 are connected together at the same time.例文帳に追加

メモリセル１０と、リード／ライト用センスアンプ１１と、リフレッシュ用センスアンプ１２と、メモリセル１０とリード／ライト用センスアンプ１１及びリフレッシュ用センスアンプ１２とを同時に接続しないように制御する制御回路１４とを具備する。 - 特許庁

Refreshing is performed in a period in which a memory in a bus cycle of a device is not used, and a transfer function of a device bus to which a device is connected is improved by making the circuit so that memory access from the device and refresh-requirement do not conflict.例文帳に追加

デバイスのバスサイクル中のメモリを使用していない期間にリフレッシュを実施し、デバイスからのメモリアクセスとリフレッシュ要求との競合が発生しないようにし、デバイスの接続されたデバイスバスの転送性能を向上させる。 - 特許庁

The semiconductor memory device is provided with the memory array 10 divided into a plurality of independently controllable banks and its peripheral circuit, wherein each bank is provided with a refresh counter 24 for generating a row address to be refreshed.例文帳に追加

本発明の半導体メモリ装置は、独立に制御可能な複数のバンクに分割されたメモリアレイ１０とその周辺回路を備え、各バンクにはリフレッシュ対象の行アドレスを発生するリフレッシュカウンタ２４が設けられている。 - 特許庁

An image processing controller includes a plurality of DRAMs requiring a refresh operation, a storage means for storing an individual transition time for effecting the transition of each of the DRAMs to self-refresh, a monitoring means for monitoring access to the DRAMs, and a memory control means for making the DRAM non-accessed within the transition time to perform self-refresh accompanied by the suspension of the supply of an operation clock.例文帳に追加

リフレッシュ動作を必要とする複数のＤＲＡＭと、前記各ＤＲＡＭをセルフリフレッシュに移行させるまでの個別の移行時間を記憶する記憶手段と、前記ＤＲＡＭに対するアクセスを監視する監視手段と、前記移行時間内にアクセスが発生しないＤＲＡＭに対しては、作動クロックの供給停止を伴うセルフリフレッシュを実行させるメモリー制御手段と、を有する。 - 特許庁

In this memory access device 102 of a nonvolatile storage system 101, because a refresh control part can perform a reading/writing instruction of data of the nonvolatile storage device 103 by the file, refresh processing can be executed by the file defined by a prescribed file system.例文帳に追加

不揮発性記憶システム１０１のメモリアクセス装置１０２では、リフレッシュ制御部が、ファイル単位で不揮発性記憶装置１０３のデータの読出し／書込み指示を行うことができるので、所定のファイルシステムで定義されるファイル単位でリフレッシュ処理を実行することができる。 - 特許庁

A circuit is provided with timers 1, 2 for starting clocking when receiving a timer refresh signal, and for outputting a time-up signal when a clocking result exceeds a threshold time, and OR circuit 3, a memory 4, and a timer refresh processing part 51 and an interrupt input processing part 52 constituted of a micro-computer 5 of a PLC.例文帳に追加

タイマリフレッシュ信号を受信すると計時を開始し、計時結果がしきい時間を超えるとタイムアップ信号を出力するタイマ１，２と、ＯＲ回路３と、メモリ４と、ＰＬＣのマイコン５により構成されるタイマリフレッシュ処理部５１および割込入力処理部５２とを備えた。 - 特許庁

A memory controller 193 in a printing apparatus 10 makes refresh requests to each DRAM device (15, 16) at standard intervals of 78 μs, and as to four DRAM devices (15, 16), staggers the timing of refresh requests to the respective DRAM devices by 1.95 μs.例文帳に追加

印刷装置１０内のメモリコントローラ１９３は、１つのＤＲＡＭデバイス（１５，１６）についてみると、標準的な７８μｓの間隔でリフレッシュを要求し、４つのＤＲＡＭデバイス（１５，１６）についてみると、そのリフレッシュ要求のタイミングをＤＲＡＭデバイス毎に１．９５μｓずつずらす。 - 特許庁

To provide a semiconductor storage device of a design system which makes it possible to set read/write operation and refresh operation in a close state, and makes the accuracy of test and quality improvement realizable in the semiconductor storage device having a memory cell which requires refresh for holding data.例文帳に追加

データ保持のためにリフレッシュを要するメモリセルを有する半導体記憶装置において、リード／ライト動作とリフレッシュ動作とを接近した状態に設定することを可能とし、テストの精度、品質向上を実現可能とする設計方式の半導体記憶装置の提供。 - 特許庁

The display device is provided with a refresh control means which writes the image information stored in an image memory into the liquid crystal display elements corresponding to the respective pixels of a liquid crystal display part in the refresh time Tref of a time interval shorter than the information holding time Thol of the liquid crystal display elements.例文帳に追加

液晶表示素子の情報保持時間Ｔｈｏｌｄより短い時間間隔のリフレッシュ時間Ｔｒｅｆで、液晶表示部の各画素に対応した液晶表示素子に、画像メモリに記憶されている画像情報をそれぞれ書き込むリフレッシュ制御手段を設ける。 - 特許庁

This semiconductor memory activates column decoders 221, 222 of all banks 111, 112 based on a write-command WR or a read-command RD supplied after a refresh command REF is supplied at the time of a test operation of a refresh counter 15.例文帳に追加

開示される半導体記憶装置は、リフレッシュ・カウンタ１５のテスト動作時には、リフレッシュ・コマンドＲＥＦが供給された後に供給されるライト・コマンドＷＲ又はリード・コマンドＲＤに基づいて、すべてのバンク１１__１及び１１_２のカラム・デコーダ２２_１及び２２_２を活性化する。 - 特許庁

To provide a semiconductor storage device which can reduce a consumption current in a power down mode to suspend a refresh operation for memory holding and resume the refresh operation accurately in shifting from the power down mode to a normal standby mode, while an internal current is kept active.例文帳に追加

内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードでの消費電流を低減し、かつパワーダウンモードから通常待機モードへの移行時においてリフレッシュ動作を的確に再開することができる半導体記憶装置を提供すること。 - 特許庁

An operation control circuit sets a deactivation timing of a sense amplifier, which has been activated in accordance with a reading request, a writing request, and a refresh request, in correspondence to a timing with which the maximum amount of signals that can be outputted from the sense amplifier operating in response to the refresh request are transmitted to a memory cell.例文帳に追加

動作制御回路は、読み出し要求、書き込み要求およびリフレッシュ要求に応じて活性化されたセンスアンプの非活性化タイミングを、リフレッシュ要求に応答して動作するセンスアンプから出力可能な最大信号量がメモリセルに伝達されるタイミングに合わせて設定する。 - 特許庁

Therefore, as refresh for an internal dynamic memory is internally operated and refresh does not need to be considered for external access timing, the device can be easily used and has high operation speed.例文帳に追加

ダイナミックメモリをパイプライン化し、前記パイプラインダイナミックメモリ(PDRAM)のパイプライン周波数(CLK)を、外部アクセスの周波数(CLK1)よりも高くし、前記パイプラインダイナミックメモリのパイプラインの空きスロット（外部アクセスが必ず発行されないタイミング）にリフレッシュ動作に必要なアクセスを前記パイプラインダイナミックメモリに対して行う。 - 特許庁

In memory circuitry, to ensure that a memory device, such as a DDR3 RDIMM, safely operates in the self-refresh mode while the memory controller is powered down and off, the memory device's clock enable (CKE) input is connected to both (i) a CKE signal applied by the memory controller and (ii) a termination voltage provided by the power module.例文帳に追加

メモリ回路において、メモリ・コントローラがパワーダウンおよびパワーオフされている間、ＤＤＲ３ ＲＤＩＭＭなどのメモリ・デバイスがセルフリフレッシュ・モードで安全に動作することを保証するために、メモリ・デバイスのクロック・イネーブル（ＣＫＥ）入力が、（ｉ）メモリ・コントローラによって印加されたＣＫＥ信号と、（ｉｉ）パワー・モジュールによって供給された終端電圧の両方に接続される。 - 特許庁

An image encoder includes: an image encoding part for encoding input image by inter-screen prediction or intra-screen prediction; and a memory controller for recording data used for encoding in an external memory and refreshing the memory, in which the image encoder determines whether it is possible to refresh the external memory during an idle time when no data is transferred between the external memory and the image encoding part.例文帳に追加

入力画像を画面内予測もしくは画面間予測によって符号化する映像符号化部と、符号化において使用される使用データを外部メモリに記録し、外部メモリをリフレッシュするメモリコントローラとを有し、外部メモリと映像符号化部との間で使用データの転送を行わない空き時間に外部メモリのリフレッシュを行うことが可能か判定する。 - 特許庁

The masters generate additional commands, such as MRS (mode register set) commands and PALL (pre-charge all) commands, for prevention of collision of commands, refresh starvation, and/or a missing pre-charge operation in the shared memory device.例文帳に追加

マスタは、共有メモリ装置で命令の衝突、リフレッシュ欠乏、及び/またはミッシングプリチャージ動作を防止するためにMRS(mode register set)命令及びPALL(pre-charge all)命令のような付加的な命令を発生させる。 - 特許庁

The method includes identifying a read disturb condition associated with the phase change memory array, and performing a conditional refresh operation in response to the identified read disturb condition.例文帳に追加

相変化メモリアレイに関連する読み出し障害の状態を検知する工程と、上記読み出し障害の状態が検知された場合にリフレッシュ動作を実行する工程とを有する。 - 特許庁

A memory core circuit group 16 controlled to activation and inactivation and a self-refresh oscillating circuit 19 being always active are connected to the third internal power source voltage generating circuit 13.例文帳に追加

第３の内部電源電圧生成回路１３は活性と非活性とに制御されるメモリコア回路群１６と常時活性のセルフリフレッシュ発振回路１９が接続されている。 - 特許庁

To provide a semiconductor memory in which refresh-operation is not hindered by late-write and further, current consumption in a write-in cycle in which late-write is performed can be reduced.例文帳に追加

レイトライトによってリフレッシュ動作が阻害されることがなく、しかもレイトライトが行われる書き込みサイクルでの消費電流を低減することができる半導体記憶装置を提供すること。 - 特許庁

To provide a latency control circuit for a semiconductor memory device in which operation performance can be improved by varying latency by refresh during a burst read period in a synchronous pseudo SRAM.例文帳に追加

同期式擬似ＳＲＡＭにおいて、バースト読み出し動作時、リフレッシュによりレイテンシを可変して、動作性能を向上させ得る半導体メモリ装置のレイテンシ制御回路を提供すること。 - 特許庁

To provide a semiconductor device and an electronic apparatus by which low power consumption is achieved without losing data of a memory requiring a refresh operation even when a PLL circuit is built in.例文帳に追加

ＰＬＬ回路を内蔵した場合でもリフレッシュ動作が必要なメモリのデータを消失させることなく低消費電力化を実現できる半導体装置及び電子機器を提供する。 - 特許庁

To provide an input buffer circuit and a semiconductor memory provided therewith, which enables recovery from a refresh operation with a reduced current consumption at refreshing.例文帳に追加

リフレッシュ動作からの復帰を可能にすると共に、リフレッシュ動作時における消費電流を低減した入力バッファ回路及びそれを備えた半導体記憶装置を提供する。 - 特許庁

When such a page is generated that the number of read times exceeds the predetermined times, the refresh control section 33 executes the repeated write processes with respect to the memory 4 of data stored in this page.例文帳に追加

リフレッシュ制御部３３は、読み出し回数が所定回数を超えるページが発生した場合、当該ページに格納されているデータのメモリ４に対する再書き込み処理を実行する。 - 特許庁

To provide a semiconductor memory etc., capable of expanding tolerance in the case a bit error increases, prolonging a refresh period and further reducing electric power consumption, in a DRAM incorporating a general error correction circuit.例文帳に追加

ビット誤りが増加する場合の許容範囲を拡大し、リフレッシュ周期を一層長くして更なる低消費電力化を図ることが可能な半導体記憶装置等を提供する。 - 特許庁

To provide a semiconductor memory device which enables a self refresh period to be properly controlled thereby is low in power consumption and excellent in productivity, and also has high reliability for operation.例文帳に追加

セルフリフレッシュ周期を適切に制御することができる低消費電力、かつ生産性に優れ、かつ動作の信頼性が高い半導体記憶装置を提供することである。 - 特許庁

When a mode is shifted to a standby mode from an active mode, the refresh circuit 40 sets variably a timer period for each of the plurality of memory cells 11 in accordance with disturbance quantity during the active mode period.例文帳に追加

アクティブモードからスタンバイモードへの移行時、リフレッシュ回路４０は、アクティブモード期間中のディスターブ量に応じて、複数のメモリセル１１ごとにタイマー周期を可変に設定する。 - 特許庁

The count value is compared with a threshold set in a packet counter (S206) and when the count value exceeds the threshold (S206:YES), counting the number of times of responding is stopped (S207), and a memory controller sets the operating mode of the memory to a self-refresh mode (S208).例文帳に追加

このカウント値とパケットカウンタに設定された閾値とを比較し（Ｓ２０６）、カウント値が閾値を超過しているとき（Ｓ２０６、ＹＥＳ）、応答回数の計測を中止し（Ｓ２０７）、メモリコントローラがメモリの動作モードをセルフリフレッシュモードに設定する（Ｓ２０８）。 - 特許庁

To provide a memory control device and a memory control method that can reduce a peak current by smoothing currents supplied to all dynamic RAMs when a plurality of the dynamic RAMs requiring refresh operations are connected.例文帳に追加

リフレッシュ動作を必要とするダイナミックＲＡＭが複数接続された場合、全てのダイナミックＲＡＭに供給される電流量を平滑化してピーク電流を減少させることが可能なメモリ制御装置及びメモリ制御方法を提供すること。 - 特許庁

The row address latch includes a first stage configured to latch a row address for a memory read or write operation, and a second stage configured to latch a row address for a memory bank auto-refresh.例文帳に追加

上記行アドレスラッチ部は、メモリの読み出し動作または書き込み動作を行うための行アドレスをラッチするように構成された第１の段と、メモリバンクを自動リフレッシュするための行アドレスをラッチするように構成された第２の段とを含む。 - 特許庁

The semiconductor memories optimally operates according to the specification of the system and power consumption can be reduced, by operating only memory blocks requiring high reliability in the twin cell mode, and selectively inhibiting the refresh operation of memory blocks.例文帳に追加

高い信頼性を必要とするメモリブロックのみツインセルモードで動作させ、かつ、メモリブロックのリフレッシュ動作を選択的に禁止することにより、半導体メモリをシステムの仕様に応じて最適に動作させることができ、消費電力を削減できる。 - 特許庁

An output circuit 6 of a DRAM (semiconductor memory) is composed substantially of a NAND gate NA1, an AND gate A1, a Pch-Tr2, and a Nch-Tr4, and the circuit is provided with a refresh monitor circuit to which a TMSELF signal (test mode signal) and a int.ZRAS signal (internal signal starting refresh) are inputted.例文帳に追加

ＤＲＡＭ（半導体記憶装置）の出力回路６には、実質的にＮＡＮＤゲートＮＡ１とＡＮＤゲートＡ１とＰｃｈ−Ｔｒ２とＮｃｈ−Ｔｒ４とで構成され、ＴＭＳＥＬＦ信号（テストモード信号）及びint.ＺＲＡＳ信号（リフレッシュを起動する内部信号）が入力されるリフレッシュモニタ回路が付設されている。 - 特許庁

A non-volatile semiconductor memory is used as a memory medium and further an S-RAM which does not require refresh operation is used as a buffer to be used in writing and reading out, by which the electric power consumption is reduced as a whole, and reduction in size and weight is achieved.例文帳に追加

記憶媒体として不揮発性半導体メモリを用い、更に、書込及び読出時に用いるバッファとしてリフレッシュ動作を必要としないＳ−ＲＡＭを用いることにより、全体として消費電力量を軽減し、然も小型・軽量化を達した。 - 特許庁

To provide a semiconductor memory apparatus and its operating method, wherein refresh performance is improved by storing electric charges and holes in which a unit cell in the semiconductor memory apparatus corresponds to all data of a capacitor and a floating body.例文帳に追加

本発明は、半導体記憶装置内の単位セルがキャパシタとフローティングボディーの全てにデータに対応する電荷とホールを格納することができるようにすることにより、リフレッシュ性能を向上させることができる半導体記憶装置及びその動作方法を提供する。 - 特許庁

To provide a semiconductor memory device in which a copy time of data of twin cells in shifting to a partial mode is shortened and increment of an access time caused by refresh operation is suppressed and to provide its control method.例文帳に追加

パーシャルモード移行時におけるツインセルのデータのコピー時間の短縮化を図り、リフレッシュ動作によるアクセスタイムの増大を抑止する半導体記憶装置及びその制御方法の提供。 - 特許庁

To provide a charge/discharge control method of an alkaline battery that can avoid overcharging and over-discharging while avoiding a memory effect without conducting a refresh cycle that requires a long time, and a power supply system.例文帳に追加

長時間を要するリフレッシュサイクルを行うことなくメモリー効果を回避しつつ、過充電および過放電をも回避できる、アルカリ蓄電池の充放電制御方法および電源システムを提供する。 - 特許庁

If the time of idle state of an internal bus 4 exceeds a threshold value, the device makes a main memory 8 into a self refresh mode and into a pause mode with smallest power consumption by stopping electric power supply to a CPU 5 and a plotter 7.例文帳に追加

内部バス４のアイドル状態の時間が閾値を超えると、主メモリ８をセルフリフレッシュモードにし、CPU５とプロッタ７への電力供給を停止して、最も電力消費の少ない休止モードにする。 - 特許庁

To provide a semiconductor storage device capable of changing a self-refresh term so that the data of a memory cell is reliably held and a low power consumption operation is satisfied, without redesigning and reproducing a device.例文帳に追加

メモリセルのデータ保持を確実かつ低消費電力動作を満たすようにセルフリフレッシュ期間を、デバイスを再設計および再生産することなく変更できる半導体記憶装置を提供する。 - 特許庁

This semiconductor device is equipped with 16 memory cell arrays 11a, row decoders 12, predecoders 13A and 13B, an internal address generating circuit 14, a select circuit 15, and a refresh mode switching circuit 16.例文帳に追加

本発明の半導体装置は、１６個のメモリセルアレイ１１ａ、ロウデコーダ１２、プリデコーダ１３Ａ，１３Ｂ、内部アドレス発生回路１４、セレクト回路１５及びリフレッシュモード切替回路１６を備えている。 - 特許庁

To establish an optimum method by solving the problem that a layer configuration, a bank configuration, and a refresh control system are not established in a three-dimensional laminated memory having a through-hole electrode.例文帳に追加

貫通電極を備えた３次元の積層メモリにおいては、層構成、バンク構成、リフレッシュ制御方式が確立されていないという問題があり、最適な方法の確立が望まれている。 - 特許庁

To provide a semiconductor storage device in which refresh operation is not required, a cycle time and power consumption are equal to those of an ordinary SRAM, and the occupation area of a memory cell is smaller than that of the ordinary SRAM.例文帳に追加

リフレッシュ動作が不要で、サイクルタイムと消費電力が通常のＳＲＡＭと同等であり、かつメモリセルの占有面積が通常のＳＲＡＭよりも小さい半導体記憶装置を提供する。 - 特許庁

A core control circuit outputs an operation control signal to memory core in order to perform refresh operation, responding to an internal refreshment request from a refreshment request generation circuit and an external refreshment request.例文帳に追加

コア制御回路は、リフレッシュ要求生成回路からの内部リフレッシュ要求と外部リフレッシュ要求とに応答して、リフレッシュ動作を実行するためにメモリコアに動作制御信号を出力する。 - 特許庁

To provide a charger for charging a plurality of batteries which can individually recover reduction of charging capacity due to the memory effect of a secondary battery and can realize refresh process during the period, in which the battery is not used.例文帳に追加

二次電池のメモリー効果による充電容量減少に個別に対応できると共に、電池を使用しない時間帯にリフレッシュを行うことができる複数電池充電装置を提供する。 - 特許庁

In constitution having regular bit lines (BL, /BL) and refresh bit lines (RBL, /RBL), a memory cell MC is constituted of four transistors and two capacitors, complementary data is read out always to a pair of bit line.例文帳に追加

正規ビット線（ＢＬ，／ＢＬ）とリフレッシュビット線（ＲＢＬ，／ＲＢＬ）を有する構成において、メモリセルＭＣを、４トランジスタ／２キャパシタで構成し、対をなすビット線に、常に相補データが読出されるように構成する。 - 特許庁

Overall performance of the semiconductor system can be improved because a period of time assigned to the refresh of the semiconductor memory device is shortened or changed further during the overall operation of the system.例文帳に追加

したがって、システムの全体的な動作中に、半導体メモリ装置のリフレッシュに割当てられる時間を更に短縮させたり変化させるため、半導体システムの全体的な性能を改善させうる。 - 特許庁