「ONE-BIT」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

Header information corresponding to the access right is created (S908), and a bit stream configured of the created header information and a sub-band corresponding to the access right is created as a file consisting of one code stream, and transferred to an application as the reading request source (S909).例文帳に追加

アクセス権に応じたヘッダ情報の作成を行い（Ｓ９０８）、作成したヘッダ情報とアクセス権に応じたサブバンドからなるビットストリームを１つのコードストリームを成すファイルとし、読み出し要求元であるアプリケーションに渡す（Ｓ９０９）。 - 特許庁

The data write current flows by turning on the drive switch of the intermediate node and one of the drive switches on both ends according to positional relation of a selected memory cell and the middle node in the bit line of the selected column.例文帳に追加

選択列のビット線において、選択メモリセルと中間ノードとの位置関係に応じて、中間ノードの駆動スイッチと、一端側および他端側の一方の駆動スイッチとがオンすることによって、データ書込電流が流される。 - 特許庁

To improve image quality by improving operation accuracy by efficiently utilizing the 12 bit data processing capability of an expanded JPEG decoder/encoder to make image deterioration due to JPEG compression, i.e. pseudo contour hardly occur, for even image data in which each component of one pixel is expressed by 8 bits.例文帳に追加

１画素の各成分が８ビットで表わされる画像データについても、拡張ＪＰＥＧ復号、符号装置が有する１２ビットのデータ処理能力を有効活用して演算精度を高め、ＪＰＥＧ圧縮による画像劣化、すなわち、擬似輪郭を生じにくくし、画質の向上を図る。 - 特許庁

Also, this device is provided with a storage device 2 for storing at least 2s-n kinds of basic rotator data, and for outputting one kind of basic rotator data W1 from among the basic rotator data corresponding to the third address of lower (s-n) bits of a bit string.例文帳に追加

また、少なくとも２^s-n種類の基本回転子データが記憶されビット列ｙの下位（ｓ−ｎ）ビットの第３のアドレスに対応して基本回転子データの中から１種類の基本回転子データＷ１を出力する記憶装置２が設けられている。 - 特許庁

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group.例文帳に追加

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 - 特許庁

The memory cells MC (m, n) and MC (m+1, n) have the magnetic tunnel junction elements MR1 and MR11 respectively connected with the word lines WLn at one end, and connected with the bit lines BLm and BLm+1 at the other end of the magnetic tunnel junction elements MR1 and MR11.例文帳に追加

メモリセルＭＣ（ｍ，ｎ）およびＭＣ（ｍ＋１，ｎ）は、ワード線ＷＬｎにそれぞれの一方端が接続された磁気トンネル接合素子ＭＲ１およびＭＲ１１を有し、磁気トンネル接合素子ＭＲ１およびＭＲ１１のそれぞれの他方端は、ビット線ＢＬｍおよびＢＬｍ＋１に接続されている。 - 特許庁

A display controller receives the update signal and the updated image data group and updates the group of cells based on the update signal having N-bit of data forming at least one of functions of the updated data groups etc.例文帳に追加

表示コントローラは、更新信号と更新画像データ・グループを受け取り、更新データ・グループなどの関数のうちの少なくとも１つを形成するＮ個のビットのデータを有する更新信号に基づいて、セル・グループを更新する。 - 特許庁

A gate of a selection transistor STR is connected to a write word line WWL, one side of source/drain is connected to a write bit line WBL, and the other side of source/drain is connected to a gate of the ferroelectric transistor.例文帳に追加

選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。 - 特許庁

A code detector 101 inspects a DCT block containing DCT coefficients in a macro-block in an input bit stream, and issues an instruction to a DCT coefficient reducing part 102 in such a manner as to set all '0' for the DCT coefficients other than the first one of non-zero coefficient in a scan order in the DCT block.例文帳に追加

コード検出部１０１は、入力したビットストリームについて、マクロブロック中のＤＣＴ係数が存在するＤＣＴブロックを検査し、そのＤＣＴブロック内のスキャン順で最初の非０の係数１つ以外を全て０とするようにＤＣＴ係数削減部１０２に指示を与える。 - 特許庁

The write-in word line WLWp and the read-out word line WLRp are provided with an alternatively driving row decoder 2, and the read-out bit lines BLRp include write disturbance protecting circuits 33 for charging a voltage to a predetermined one.例文帳に追加

書き込みワード線ＷＬＷｐ及び読み出しワード線ＷＬＲｐは、選択的に駆動するローデコーダ２、読み出しビット線ＢＬＲｐは、データ書き込み時、所定電圧に充電するライトディスターブ保護回路３３を設ける。 - 特許庁

In a flash memory 1, erasure for setting all bits in a block B to one of two values is enabled for the unit of the block B and write for setting the values of the respective bits in the block B to the other value of two values is enabled for the unit of a bit.例文帳に追加

フラッシュメモリ１は、ブロックＢ内の全ビットを２値の一方の値に設定する消去がブロックＢ単位でのみ可能であるとともにブロックＢ内の各ビットの値を２値の他方の値に設定する書込がビット単位で可能である。 - 特許庁

The reference signal is changed by using an amplitude of the decrease of the step voltage of the step wave by a multiple of 1/2, the integrator 106 is used to apply successive approximation to the residual voltage for AD conversion, and one bit each of low order digital values is decided from the high order digital value.例文帳に追加

前記階段波のステップ電圧を1/2倍ずつ減少させた振幅で参照信号を変化させ，残差電圧を積算器106を用いて逐次近似することでＡＤ変換し、下位ディジタル値を上位より１ビットずつ決定する。 - 特許庁

The magnetic scale 2 includes: a first magnetic track 11 for recording a first magnetic pattern 11a expressing a non-repeating code; and a second magnetic track 12 for recording a second magnetic pattern 12a for making a half cycle of one bit length of the first magnetic pattern 11a.例文帳に追加

磁気スケール２は、非繰り返しコードを表す第１の磁気パターン１１ａが記録された第１の磁気トラック１１と、第１の磁気パターン１１ａの１ビット長を１／２周期とする第２の磁気パターン１２ａが記録された第２の磁気トラック１２とを有している。 - 特許庁

Either of the pre-charge signals BRS0, BRS1 is pre-set before one cycle, at the same time the other is set, short circuit operation of a pair of bit line/BL-BL is started, at the time of finish of short circuit operation, a preset side is reset and short circuit operation is finished.例文帳に追加

プリチャージ信号ＢＲＳ０、及びＢＲＳ１のうちの何れか一方を、１サイクル前からプリセットしておき、他方をセットすると同時にビット線対／ＢＬ−ＢＬのショート動作を開始し、ショート動作の終了時にはプリセットした側をリセットしてショート動作を終了する。 - 特許庁

At least one of buttons made at the most outer periphery around the axis of rotation of the bit has a vertex bt formed to a line shape continuing in the peripheral direction of the axis of rotation, which is formed to an arc-shaped protruded button 6 having a triangular section shape in radial direction of the axis rotation.例文帳に追加

回転軸周りの最外周に設けられるボタンの少なくとも一つが、前記回転軸周りの周方向に連なる線状を成す頂部ｂｔを備え、前記回転軸の径方向断面形状が三角形とされる弧状突出ボタン６としてある。 - 特許庁

This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.例文帳に追加

浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁

A trigger signal generating part 3 generates a trigger signal when an output of the final stage delay element 2n comes to 1, and respective storage parts 41-4n store outputs (binary signals of one bit) of the respective delay elements 21-2n in the time point when trigger signal is generated.例文帳に追加

トリガ信号発生部３は、最終段の遅延素子２ｎの出力が１になると、トリガ信号を発生し、各記憶部４１，…，４ｎは、トリガ信号が発生した時点における各遅延素子２１，…，２ｎの出力（１ビットの２値信号）を記憶する。 - 特許庁

A packet transmitting method using a hybrid automatic retransmission request system comprises: a step for repeating a bit stream including information to be transferred and for generating a packet; and a step for separating at least one sub-packet from the packet transferred by the transfer starting point determined under a rule decided between a transmitting and a receiving ends.例文帳に追加

転送しようとする情報を含むビットストリームを繰り返してパケットを生成するステップと、パケットから、送受信端で互いに決められた規則によって決められた転送開始点によって転送される少なくとも一つのサブパケットを分離するステップとを含む。 - 特許庁

The index key search is performed by taking out the key of the first discrimination position of the branch node from the search key column and linking it to one node of the node pair of the link destination according to a bit value of the second discrimination position of this key until reaching to a leaf node which is associated with the index key.例文帳に追加

検索キー列からブランチノードの第１の弁別位置のキーを取り出し、該キーの第２の弁別位置のビット値に応じてリンク先のノート対の一方のノードにリンクすることをインデックスキーと対応付けられたリーフノードに至るまで行いインデックスキーを検索する。 - 特許庁

When there is a received error in any block after second one, waiting time 51 until the transmission end of data blocks is calculated as (number of bits in bit synchronizing signal + number of bits in frame synchronizing signal 2 + number M of bits in data block) × (number of remaining non-received blocks).例文帳に追加

２ブロックめ以降で受信誤りがあれば、データブロックが送信終了までの待ち時間５１は、（ビット同期信号のビット数＋フレーム同期信号２のビット数＋データブロックのビット数Ｍ）×（受信できなかった残りブロック数）と算出する。 - 特許庁

In order to catch the position of the raw material on the conveyor, a fixed distance of the conveyor laying the actual raw material on a memory in a PLC, is allotted as one bit, and the movement on the conveyor is simulated to perform the tracking of the raw material.例文帳に追加

コンベヤ上の原料位置を捕捉するために実原料をＰＬＣ内メモリに置かれた仮想コンベヤ領域上にコンベヤ固定距離を１ビットとして割付け、コンベヤの動作をシミュレートして原料トラッキングを行うものである。 - 特許庁

A transmitter terminal 10 encodes a one-bit message into two identical quantum states and transmits the message to a receiver terminal 20, and the receiver terminal 20 randomly selects either of the two quantum states and decodes the selected quantum state and successfully acquires the message, with a probability of 1/2.例文帳に追加

送信者端末１０からは１ビットのメッセージを同一の２つの量子状態に符号化して受信者端末２０に送信し、受信者端末２０は２つの量子状態のどちらか一方をランダムに選択して復号化を行い、１／２の確率でメッセージの取得に成功する。 - 特許庁

The memory of the communication unit 2 stores address correspondence information for showing correlation between setting addresses of the respective sensor units 3 set automatically and transmission addresses that show one (bit) for storing results of detection of the sensor units 3 in frame data to be transmitted to the higher-level equipment 4.例文帳に追加

通信ユニット２のメモリには、自動的に設定される各センサユニット３の設定アドレスと、上位機器４に送信するフレームデータにセンサユニット３の検出結果を格納する一（ビット）を示す送信アドレスとの対応関係を示すアドレス対応情報が記憶されている。 - 特許庁

A command row 7 consisting of a plurality of bits in line for twenty-four hours each having a corresponding time of ten minutes range is determined in a control means 6 separately for each apparatus 1, and then the first bit in the command row 7 is allotted to a specified time zone of one day.例文帳に追加

対応時間を１０分間とした複数のビットが２４時間分連なる命令列７を、各機器１ごとにコントロール手段６に定めたうえ、命令列７の第１番目ビットを１日のうちの所定の時間帯に割り当てる。 - 特許庁

An error judgement part 20 judges the state of an error flag fe in data temporally precedent to the above one-bit digital signal D'R for reproduction sent from a buffer 16 to the decoder 17, e.g. a data sequence Dd for judgement which should be sent to the decoder 17 a prescribed time later.例文帳に追加

エラーフラグ判断部２０は、バッファ１６からデコーダ１７に送られる上記再生用１ビットデジタル信号Ｄ_R’よりも時間的に前のデータ、例えば所定時間後にデコーダ１７に送られるべき判断用データ列Ｄ_d中のエラーフラグｆ_eの状態を判断する。 - 特許庁

In a main substrate 12, a memory bus 20 with a bus width of 32 bits is provided, an extension ROM substrate 24 with a bus width of 32 bits can be attached to an extension socket 22, and one 16 bit ROM 18 is provided as an on-board ROM.例文帳に追加

メイン基板１２には、バス幅が３２bitのメモリバス２０が設けられ、拡張ソケット２２にバス幅が３２bitの拡張ＲＯＭ基板２４の装着が可能であり、オンボードのＲＯＭとして１６bitのＲＯＭ１８が一つ設けられている。 - 特許庁

To provide a data distribution device capable of accomplishing a one-to-multiple connection configuration through path switching by transmitting and distributing a signal for a long distance faster, the signal having high noise resistance and a high data bit rate, when transmitting/distributing a SATA signal to a plurality of distribution destinations.例文帳に追加

複数の配信先にＳＡＴＡ信号を伝送・配信するに当たり高い耐ノイズ性と高いデータビットレートを有する信号をより高速で長い距離伝送させて配信でき、経路の切替により１対多の接続構成を実現できるデータ配信装置を提供する。 - 特許庁

A drain or a source of the first transistor TR1 is connected to an input of the first logic gate LG1, the gate of the first transistor TR1 is connected to an output of the first logic gate LG1 and a data reading circuit 11 is connected only to one bit line BL.例文帳に追加

第１のトランジスタＴＲ１のドレイン又はソースと第１の論理ゲートＬＧ１の入力とが接続され、かつ第１のトランジスタＴＲ１のゲートと第１の論理ゲートＬＧ１の出力とが接続されており、更に片方のビット線ＢＬにのみデータ読み出し回路１１が接続される。 - 特許庁

In order to identify the code of a PID part, three different kinds of one-bit codes are allocated in accordance with the length of a prepit arranged in staggered form, and addresses are distributed and located over identification information parts, and thereby usual 128 bites used for the header part are reduced to 39 bites.例文帳に追加

ＰＩＤ部の符号の識別に千鳥状に配置されたプリピットの長さに応じて３通りの１ビットの符号を割り当て、複数の識別情報部に渡ってアドレスを分散して配置させることで従来１２８バイト用いていたヘッダ部を３９バイト程度に短くする。 - 特許庁

A sense amplifier SA, whose first end BLS1 is electrically connected to the first bit line, generates one of the first electric potential and the second electric potential at the first end, according to the data contained in the memory cell, and generates the other of the first electric potential and the second electric potential at the second end BLS2.例文帳に追加

センスアンプＳＡは、第１端ＢＬＳ１を第１ビット線と電気的に接続され、且つメモリセルが有するデータに応じて第１端に第１電位および第２電位の一方を発生し、且つ第２端ＢＬＳ２に第１電位および第２電位の他方を発生する。 - 特許庁

Internal read-out data bits are divided into a plurality of data groups (IOG0-IOG3), pairs of data bits of corresponding positions of different data groups are formed, discrimination gates (XR0-XR31) are arranged, discrimination operation is performed, and a flag of one bit is generated finally.例文帳に追加

内部読出データビットを複数のデータ群（ＩＯＧ０−ＩＯＧ３）に分割し、異なるデータ群の対応の位置のデータビットの対を形成し各対に対して判定ゲート（ＸＲ０−ＸＲ３１）を配置し、判定動作を行なって最終的に１ビットのフラグ（ＦＬＡＧ）を生成する。 - 特許庁

A packet transmitting method using a hybrid automatic retransmission request system comprises: a step for repeating a bit stream including information to be transferred and for generating a packet; and a step for separating at least one sub-packet from the packet transferred by the transfer starting point determined under a rule mutually decided between a transmitting and a receiving ends.例文帳に追加

転送しようとする情報を含むビットストリームを繰り返してパケットを生成するステップと、パケットから、送受信端で互いに決められた規則によって決められた転送開始点によって転送される少なくとも一つのサブパケットを分離するステップとを含む。 - 特許庁

A memory array is provided with nonvolatile memory cells (M11-M22) being one set of a first transistor part of a MOS type having an electric charges holding layer and a memory gate and used for storing information and a second transistor part of a MOS type having a control gate and connecting selectively the first transistor part to a bit line.例文帳に追加

メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性のメモリセル（Ｍ１１〜Ｍ２２）を備える。 - 特許庁

A conversion table storing means 1a which is divided into one or more regions where power-of-two information pieces are respectively stored, stores a conversion table in which the character code is related to an index value of the minimum bit length, which discriminates individual character code for each region.例文帳に追加

変換テーブル記憶手段１ａは、それぞれ２のべき乗個の情報を格納する１以上の領域に分割され、文字コードと各領域で個々の文字コードを識別する最小ビット長のインデックス値とを対応付ける変換テーブルを記憶する。 - 特許庁

A first semiconductor layer 11, a channel semiconductor layer 12, and a second conductive layer 13, which serves as the other source/drain region and further/serves as a storage node 26, too, are provided on a first impurity diffusion layer 24, which serves as one of the source/drain regions and further becomes a bit line, too.例文帳に追加

ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。 - 特許庁

A common mode feedback circuit of AMP 10 of the LPF 1 into which an output signal of a one-bit DAC 40 is input is of a discrete time type, and a common mode feedback circuit of AMP 20 of the LPF 2 which outputs an output signal as the filter circuit is of a continuous time type.例文帳に追加

1ビットDAC40の出力信号が入力されるLPF1が有するAMP10のコモンモードフィードバック回路は離散時間型であり、フィルタ回路としての出力信号を出力するLPF2が有するAMP20のコモンモードフィードバック回路は連続時間型である。 - 特許庁

Consequently, optical pulses having the adjacent wavelengths are delayed one bit in two repeater sections and red chirping generated in the 1st repeater section and blue chirping generated in the 2nd repeater section cancel each other, so that the waveform distortion due to phase intermodulation is reduced.例文帳に追加

これにより、隣接波長の光パルスが２つの中継区間で１ｂｉｔ遅延するようになって、第１中継区間で発生するレッドチャーピングと第２中継区間で発生するブルーチャーピングが互いに打ち消し合い、相互位相変調に起因した波形歪みが低減されるようになる。 - 特許庁

In one embodiment, the method comprises the steps for: performing an analysis corresponding to a sequence of drawing commands that create a bit-map when executed (101) and for generating a set of image segments based on the analysis corresponding to the sequence of drawing commands (102).例文帳に追加

一実施形態に従った方法は、実行時にビットマップを作成する描画コマンドシーケンスに関し、それに対応する解析を実行する段階（101）、及びこの描画コマンドシーケンスに対応する解析に基づいて、一組の画像セグメントを生成する段階（102）を有する。 - 特許庁

The control means performs control to perform image processing of the partial areas of at least a data row of (L1+, ..., +LN) length formed by arraying data of respective pixels when bit lengths of respective pixels in partial areas corresponding to one processor are L1 to LN.例文帳に追加

前記制御手段は、あるプロセッサに対応する部分領域の各画素のビット長がそれぞれＬ１〜ＬＮである場合に、該プロセッサが前記各画素のデータを並べた（Ｌ１＋・・・＋ＬＮ）長のデータ列を少なくとも対象として該部分領域の画像処理を行うように制御することを特徴とする。 - 特許庁

The analog/digital converter or a DMA transfer apparatus is provided with an analog/digital conversion table having one entry or more each comprising an enable bit used to set to apply analog/digital conversion to each analog input channel and a plurality of times of bits to set the number of times of analog/digital conversion.例文帳に追加

各アナログ入力チャネルをＡ／Ｄ変換するかどうかを設定するイネーブルビットとＡ／Ｄ変換の実行回数を設定する複数の回数ビットからなるエントリを１つまたは複数有するＡ／Ｄ変換テーブルをＡ／Ｄ変換装置またはＤＭＡ転送装置に備える。 - 特許庁

By wiring two lines of the Main Word so as to cross with each other, the other half of low-order 2-bit in the Row address is controlled by an adjoining basic CELL, and different two Main Words having the same low-order bit are contained in one WDRV basic CELL.例文帳に追加

また、２本のＭａｉｎＷｏｒｄを、交差させて配線することにより、Ｒｏｗアドレス下位２ｂｉｔの残り半分を隣の基本ＣＥＬＬで制御し、また同一の下位ｂｉｔを持つ異なる２つのＭａｉｎＷｏｒｄを１つのＷＤＲＶ基本ＣＥＬＬ内に持つ構成とした。 - 特許庁

A memory controller 105 imparts transaction into one of two queues of a single queue 109 and a group queue 110 according to the value of the group bit, and a control unit 112 controls so as to continuously extract the plurality of grouped transactions in accessing an SDRAM 107.例文帳に追加

メモリコントローラ１０５はグループビットの値によって単独キュー１０９とグループキュー１１０の２つのキューのうち一方にトランザクションをいれ、ＳＤＲＡＭ１０７へアクセスする際に制御部１１２がグループ化された複数のトランザクションを連続して取り出すよう制御する。 - 特許庁

In one form, an internal steady state value being equal to a steady state condition of the sense amplifier having an equalizing output part is formed using pseudo sense amplifiers 122, 126, 132, 134 and pseudo bit cell arrays 130, 136, and variation bias voltage is generated.例文帳に追加

１つの形態において、偽センス増幅器（１２２、１２６、１３２、１３４）及び偽ビットセルアレイ（１３０、１３６）を用いて、等化出力部を有するセンス増幅器の定常状態条件に等しい内部定常状態値を形成し、変動バイアス電圧を生成する。 - 特許庁

From among the generated one or the plurality of A/D-converted packet data signals, an A/D-converted packet data signal is selected and used for demodulation, wherein in the selected A/D-converted packet data signal, an overflow does not occur and the cancellation of significant digits of a signal bit is reduced.例文帳に追加

生成した１つ、もしくは、複数のＡ／Ｄ変換後パケットデータ信号から、Ａ／Ｄ変換部においてオーバーフローが発生しておらず、かつ、信号のビットの桁落ちが少ないＡ／Ｄ変換後パケットデータ信号を選択して復調に用いる。 - 特許庁

The device is provided with a plurality of first switch circuits coupling electrically one end side of each bit line and the first shared node respectively and a second switch circuit coupling electrically the other end side and the second shared node respectively.例文帳に追加

各ビット線の一端側と第１の共有ノードとをそれぞれ電気的に結合するための複数の第１のスイッチ回路と、他端側と第２の共有ノードとをそれぞれ電気的に結合する複数の第２のスイッチ回路を設ける。 - 特許庁