「ONE-BIT」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

When one redundancy version is selected from a plurality of redundancy versions, an interleaver 110 and a logical bit inverter 120 in a transmitter 100 rearrange transmission bits of a symbol on the basis of the selected redundancy version, and a mapper/modulator 130 modulates the symbol whose transmission bits are rearranged by using a prescribed signal constellation.例文帳に追加

送信機１００は、複数の冗長度バージョンから一の冗長度バージョンが選択されると、配置変換器１１０および論理反転器１２０で、選択された冗長度バージョンに基づいてシンボルの送信ビットを並び替え、マッパ／変調器１３０で、送信ビットが並び替えられたシンボルを、所定の信号コンスタレーションを用いて変調する。 - 特許庁

The decoder for decoding an input LDPC code by repeating exchange of a message between check nodes and bit nodes corresponding to a check matrix by each iteration changes the order of message calculation of a cluster in one of at least two iterations in a temporal anteroposterior relationship and the order of message calculation of a cluster in the other iteration.例文帳に追加

入力されたLDPC符号から検査行列に対応した複数のチェックノード及び複数のビットノードの間でメッセージのやり取りをイタレーション毎に繰り返して復号する復号装置において、時間的に前と後の関係にある少なくとも２つのイタレーションのうち一のイタレーションにおけるクラスタのメッセージ計算の順番と、他のイタレーションにおけるクラスタのメッセージ計算の順番とを変える。 - 特許庁

In the nonvolatile semiconductor memory having a plurality of memory cells sharing word lines and sharing bit lines with adjacent memory cells, a plurality of memory cells connected to the same word line are written from one end cell to another end cell in this order.例文帳に追加

ワード線を共有し、かつビット線を隣接するメモリセルにて共有する複数のメモリセルを有する不揮発性半導体メモリ装置に対して、同一ワードラインに接続される複数のメモリセルのうち、一方端のメモリセルから他方端のメモリセルへ順番に書き込みを行う不揮発性メモリ装置の書き込み方法。 - 特許庁

The data transfer circuit includes: a latch section 905 which latches a training pattern data input with a training pattern load instruction one bit at a time whenever the training pattern load instruction is input, and a buffer section 907 which loads the training pattern data latched to the latch part 905 responding to a strobe signal.例文帳に追加

本発明のデータ伝達回路は、訓練パターンロード命令とともに入力される訓練パターンデータを、前記訓練パターンロード命令が入力される度に１ビットずつラッチするラッチ部９０５と、ストローブ信号に応じて、前記ラッチ部９０５にラッチされる訓練パターンデータをロードするバッファ部９０７とを備えることを特徴とする。 - 特許庁

A data write-in current control circuit 51 can control easily a direction of a data write-in current flowing in a pair of bit lines as a going and returning current in accordance with a level of write-in data by setting each of data lines IO and /IO to each one side of a high potential state (Vcc) and a low potential state (Vss).例文帳に追加

データ書込電流制御回路５１は、データ線ＩＯおよび／ＩＯのそれぞれを高電位状態（Ｖｃｃ）および低電位状態（Ｖｓｓ）の一方ずつに設定することにより、往復電流としてビット線対を流れるデータ書込電流の方向を書込データのレベルに応じて簡易に制御できる。 - 特許庁

The sense amplifier driver circuit comprises a plurality of series- connected delay inverters, with at least one of the delay inverters connected to the output in series; and a plurality of NMOS transistors with the gates being connected to the common input, with an overall beta ratio (width to length ratio) of the NMOS transistors being the same as a beta ratio of a pass transistor of a bit cell.例文帳に追加

本発明のセンス増幅器駆動回路は、直列連結される複数個の遅延反転器を具備し、前記遅延反転器のうち少なくとも一つは出力に直列に連結されゲートが入力に共通連結される複数個のＮＭＯＳトランジスタを備えて前記ＮＭＯＳトランジスタの総ベータ比率（全長に対する幅の比率）はビットセルのパストランジスタのベータ比率と等しいことを特徴とする。 - 特許庁

The washing port 20 is opened toward a rotation space part 29 held on the rotation side in the opposite direction of a casing side engaging part 22, for allowing the casing side engaging part 22 to be rotated in the opposite direction of one direction X to a bit side engaging part 21 and detached, and is capable of discharging washing water to the rotation space part 29.例文帳に追加

洗浄口２０は、ケーシング側係合部２２をビット側係合部２１に対して一方向Ｘとは逆方向に回転させて取り外すことを可能にする、ケーシング側係合部２２の逆方向への回転側に保持された回転スペース部２９に向けて開口して、回転スペース部２９に洗浄水を吐出できるようになっている。 - 特許庁

In the image forming apparatus comprising an analyzing section 23 to analyze at least one kind of page description language and a rendering section 24 to generate bit map data from the analyzing result, a means 254 to extract features from the outlines of the analyzed objects, a means 255 to limit a region to execute fills designated at every object based on the extracted features are equipped.例文帳に追加

少なくとも１種類のページ記述言語を解析する解析部２３と、解析結果からビットマップデータを生成する描画部２４と、を備えた画像形成装置において、解析されたオブジェクトのアウトラインから特徴点を抽出する手段２５４と、抽出した特徴点に基づいて各オブジェクト毎に指定された塗りつぶしを実施する領域を限定する手段２５５と、を備える。 - 特許庁

This pipeline A/D converter is composed of serially connected plural pipeline stages, and a one-bit A/D converter and a reference voltage generating means is provided for detecting the gain error of each of pipeline stages and correcting the gain error by controlling a reference voltage supplied to the pipeline stage on the basis of this gain error.例文帳に追加

パイプラインＡ／Ｄ変換器において、直列接続された複数段のパイプラインステージ及び１ビットＡ／Ｄ変換器から構成されるパイプラインＡ／Ｄ変換器と、各パイプラインステージのゲインエラーを検出し、このゲインエラーに基づきパイプラインステージに供給される基準電圧を制御してゲインエラーを補正する基準電圧生成手段とを設ける。 - 特許庁

Corresponding to the compared result of an analog signal and a prescribed level, a transmitter sends out a transmitting signal containing any one of a digital signal, with which the digital conversion of the analog signal is performed, and a digital signal, with which the digital conversion of the analog signal is performed after analog amplification, and a control bit C expressing the compared result.例文帳に追加

送信機は、アナログ信号と所定のレベルとの比較結果に応じて、アナログ信号をディジタル変換したディジタル信号とアナログ信号をアナログ増幅した後にディジタル変換したディジタル信号とのうちのいずれか一方と、前記比較結果を表すコントロール・ビットＣとを含む送信信号を送出する。 - 特許庁

A parallel-converted output signal of the LVDS 2 is input to an ExNOR element by inverting its phase by an inverter logic element at intervals of one bit, whether an inspection is satisfactory or not is decided on the basis of its output value, the number of terminals of the semiconductor device is suppressed, and the costs of the semiconductor device are reduced.例文帳に追加

また、ＬＶＤＳ２のパラレル変換後の出力信号を、１ｂｉｔおきにインバーター論理素子で位相を反転させてＥｘＮＯＲ素子に入力し、その出力値により検査の良否判定を行うことで、半導体装置の端子数を抑制して半導体装置のコストを削減することができる。 - 特許庁

To provide a program storage medium capable of obtaining an image high in quality by reducing the information quantity of a bit map image held in a document, quickly and efficiently executing a layout work and changing reading resolution to the optimum one in accordance with a changed size even when a printing output size is changed at the time of printing.例文帳に追加

ドキュメント内に保持するビットマップイメージ画像の情報量を削減してレイアウト作業を迅速かつ効率的に行うとともに、印刷の際に印刷出力サイズが変更されても変更されたサイズに応じて読込取解像度を最適なものに変更できるためより高品質の画像が得られるプログラム記憶媒体を提供すること。 - 特許庁

Next, when a read command is issued, the row decoder 18 selects one of the word lines WL to be activated which has been selected in accordance with the active command, and also senses data from the already selected bit lines LBL, GBL, and outputs read data by selecting data of the address designated by the read command from among the data.例文帳に追加

次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 - 特許庁

A part of the shape of a first electrode in a first storage element is made different from the shape of the first electrode in a second storage element to cause a voltage value, at which electric resistance between the first electrode and the second electrode changes, to be made different, so that a single memory cell can store multivalued information in excess of one bit.例文帳に追加

第１の記憶素子における第１の電極の形状の一部を、第２の記憶素子における第１の電極の形状と異ならせることで、第１の電極と第２の電極の間の電気抵抗が変化する電圧値を異ならせて、１ビットを越える多値の情報の記憶を一つのメモリセルで行う。 - 特許庁

A code word 11 for goniometry shown by the slits arranged to the disk along the peripheral direction thereof includes a code word 18 for angle data comprising seven angle data bits 12 showing angle data, eight inspection bits 14 detecting the reading error of the angle data bits to correct the same, and one parity check bit 16 further detecting the reading error.例文帳に追加

ディスクの周方向に沿って配置されたスリットにより表わされる測角用符号語１１は、角度情報を表わす７ビットの角度情報ビット１２、角度情報ビットの読み誤りを検出して訂正する８ビットの検査ビット１４、及び、さらに読み誤りを検出する１ビットのパリティチェックビット１６からなる角度情報用符号語１８を含む。 - 特許庁

A search machine 14 is able to register a 48 bit retrieval key and accessory information 1 byte in one entry, and the retrieval instruction of 48 bits from a CPU 11 is carried out by writing a search key in a command area 141, and the accessory information 1 byte of the matched entry as the full-match retrieval is outputted to a result area 142.例文帳に追加

サーチマシン１４は１エントリに対して４８ビットの検索キー及び付帯情報１バイトの登録が可能であり、ＣＰＵ１１からの４８ビットの検索指示がコマンド領域１４１に対してサーチキーを書込むことで行われ、フルマッチ検索した結果、一致したエントリの付帯情報１バイトを結果領域１４２へ出力する。 - 特許庁

In one set of memory cell M, first and second switching elements Tr1, Tr2 are arranged respectively at both sides of a capacitor contact 111 connected to a capacitor for accumulating data in an active region 102 so as to pinch the capacity contact 111 while first and second bit line contacts are arranged at the outside of both switching elements.例文帳に追加

１つのメモリセルＭは、活性領域１０２内においてデータ蓄積用の容量に接続されるキャパシタコンタクト１１１を挟んで、その両側にそれぞれ第１及び第２のスイッチング素子Ｔｒ１，Ｔｒ２が配設され、その両外側に第１及び第２のビット線コンタクト１２１，１２２が配設される。 - 特許庁

An instruction code is transferred to the semiconductor core 4 specified by referring to an additional bit that specifies the semiconductor core added to the instruction code as it is and the instruction code is transferred to the semiconductor core 5 which is not specified by replacing the instruction code with the one which does not effect an operation of the semiconductor core 5 in a data converting part 28.例文帳に追加

データ変換部２８で命令コードに付加された半導体コアを指定する付加ビットを参照して指定された半導体コア４に対しては命令コードをそのまま転送し、指定されていない半導体コア５に対してはその半導体コア５の動作に影響を与えない命令コードに置き換えて転送する。 - 特許庁

The management table is provided which shows the use states of blocks of large capacity while the main storage is divided into the blocks and each management block is provided with bits as many as all pages to which one bit each showing the use state of the corresponding page is assigned while the corresponding block is divided into the pages of small capacity.例文帳に追加

主記憶を大容量のブロックで分割し，各ブロックに対応してブロックの使用状態を表す管理テーブルを設け，各管理テーブルは，対応する前記ブロックを小容量のページ単位に分割して各ページに対しその使用状態を表す１ビットが割当てられた全ページ分のビットが設けられる。 - 特許庁

An SRAM 10 includes: word lines WL; bit lines BL; address decoders 14 for selecting one of the word lines WL in response to an address signal AD; the sense amplifier 18 activated in response to a sense amplifier enable signal SAE; and a sense amplifier control circuit 22 for generating the sense amplifier enable signal SAE.例文帳に追加

ＳＲＡＭ１０は、ワード線ＷＬと、ビット線ＢＬと、アドレス信号ＡＤに応答してワード線ＷＬを選択するアドレスデコーダ１４と、センスアンプイネーブル信号ＳＡＥに応答して活性化されるセンスアンプ１８と、センスアンプイネーブル信号ＳＡＥを生成するセンスアンプ制御回路２２とを備える。 - 特許庁

A series of hardware pipeline units each processing a stride during prefix search operations on a multi-bit trie includes, within at least one pipeline unit other than the last pipeline unit, a mechanism for retiring search results from the respective pipeline unit rather than passing the search results through the remaining pipeline units.例文帳に追加

マルチビットトライに関するプレフィックス検索動作期間中各々がストライドを処理する一連のハードウエアパイプラインユニットが、最後のパイプラインユニット以外の少なくとも１つのパイプラインユニット内において、検索結果を残りのパイプラインユニットを介して通過させるのではなく夫々のパイプラインユニットから検索結果をリタイアさせるメカニズムを包含している。 - 特許庁

To provide a core bit in which diamond tips are welded or soldered circumferentially for fixing at appropriate intervals along one edge of a body made of a thin steel tube and which can discharge cut powder smoothly even when the diamond tips wear and thus eliminate such trouble that clogging by the cut powder makes drilling impossible.例文帳に追加

薄肉鋼管製のボデーの一端にダイヤモンドチップを周方向に適当間隔で溶接又はロー付けして固着したコアビットにおいて、ダイヤモンドチップが磨耗しても切り粉の排出がスムースに行え、切り粉の詰まりによる穴あけ加工ができなくなる、といった不具合を解消することができるコアビットを提供する。 - 特許庁

The sigma-delta modulator includes a pulse generator to generate a multi-bit frequency resolution control signal having at least one periodic pulse signal having variable duty ratio and the sigma-delta modulator to generate a random digital code to generate a multi-band output frequency signal based on the frequency resolution control signal.例文帳に追加

可変デューティ比を有する少なくとも一つの周期的なパルス信号を有するマルチビットの周波数解像度制御信号を生成するパルス発生器と、前記周波数解像度制御信号に基づいて、多重バンドの出力周波数信号を生成するためのランダムデジタルコードを生成するシグマデルタ変調機とを具備する。 - 特許庁

A main control board C is structured so as to send a control command of a first byte and then send a control command of a second byte whose most significant bit value is reversed from the control command of the first byte after outputting one strobe ON signal and performing a prescribed waiting process when sending a control command of two bytes to a subsidiary board S.例文帳に追加

主制御基板Ｃは、サブ基板Ｓへ２バイトの制御用コマンドを送信する場合に、１バイト目の制御用コマンドを送信し、その後、１のストローブＯＮ信号を出力し、所定の待機処理を実行した後、１バイト目の制御用コマンドと最上位ビットの値が反転した２バイト目の制御用コマンドを送信するように構成されている。 - 特許庁

This device is a semiconductor integrated circuit device in which a ROM circuit 1 and a control circuit 68 controlling data access for the ROM circuit, when data access by continuous addresses is performed, address signals of a plurality of bits in which only values of one bit are varied successively are outputted.例文帳に追加

ＲＯＭ回路１と、ＲＯＭ回路に対するデータアクセスを制御する制御回路６８とが内蔵された半導体集積回路装置であって、制御回路は、ＲＯＭ回路に対して、連続アドレスによるデータアクセスを行なう際に、１ビットのみ値が順次変化する複数ビットのアドレス信号を出力する。 - 特許庁

The method includes the step of setting the first input of each full adder circuit to the same fixed value, the step of connecting each respective input bit of the set number of input bits to the second input of a respective one of the full adder circuits, and the step of using the output of the carry chain of the array of the full adder circuits as the result of the logic function.例文帳に追加

前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 - 特許庁

In the counter circuit 30, a conversion decoder 32 converts ejection amount data fetched in four bits to four-bit data correlated beforehand to either one of a plurality of counters 43a-43d, 53a-53d, the converted data is output to the respective counters, and the eight counters provided in the counter circuit 30 count the ejection amounts of inks.例文帳に追加

カウンタ回路３０は、４ビットで入力した吐出量データから複数のカウンタ４３ａ〜４３ｄ，５３ａ〜５３ｄのうちいずれか１つに予め対応付けられた４ビットのデータへ変換デコーダ３２で変換し、この変換したデータを各々のカウンタへ出力してインク吐出量を８個設けられたカウンタによりカウントする。 - 特許庁

A normal dielectric capacitor 24 storing data by electric charges at a DRAM mode and a ferroelectric capacitor 21 storing data by a non-volatile mode are arranged in parallel, one side nodes of them are connected by a common cell plate 4, the other side nodes are connected by a switching element 22, while the nodes and a bit line 5 are connected by a switch element 2.例文帳に追加

ＤＲＡＭモード時に電荷によってデータを記憶する常誘電体キャパシタ２４と不揮発モードでデータを記憶する強誘電体キャパシタ２１を並列に配し、それらの一方のノードを共通セルプレート４で接続し、もう一方のノード間をスイッチ素子２２で接続するとともにそのノードとビット線５とをスイッチ素子２で接続する。 - 特許庁

The semiconductor device comprises SRAM cell formed on a semiconductor substrate, a first deep trench 3 for separating n-well 2a and p-well 2b of the SRAM cell, a second deep trench 14 for separating the SRAM cell for each unit bit cell 13, and a contact 12 taking a substrate potential of at least one or more places within the regions separated by the first and second deep trenches.例文帳に追加

半導体基板に形成されたＳＲＡＭセルと、前記ＳＲＡＭセルのｎ−ウエル２ａとｐ−ウエル２ｂの境界を分離する第１のディープトレンチ３と、前記ＳＲＡＭセルを単位ビットセル１３毎に分離する第２のディープトレンチ１４と、前記第１及び第２のディープトレンチにより分離された領域に、少なくとも1箇所以上の基板電位を取るコンタクト１２を備える。 - 特許庁

In other aspects, a command for controlling a data transfer of a bit stream between a source and a destination, where the command is adapted to change at least one of the source and destination of the transfer, and apparatus for receiving and processing data comprising means for receiving the data and means for synchronizing the data in two or more different modes.例文帳に追加

他の態様では、コマンドが転送の発信元と宛先の少なくとも１つを変更するように適合させられる発信元と宛先間のビットストリームのデータ転送を制御するためのコマンド、及びデータを受信するための手段と、２つまたは３つ以上の異なるモードでデータを同期させるための手段とを備えるデータを受信、処理するための手段を備える。 - 特許庁

The device is provided with an at least one setting circuit 1 setting the prescribed pattern of a bit serial signal, plural detecting circuits (4a-4p) detecting a pattern set by the setting circuit 1 out of each block in which conversion processing is performed, and an eleminating circuit 16 eliminating the block when the detecting circuits (4a-4p) detect the pattern.例文帳に追加

ビットシリアル信号の所定のパターンを設定する少なくとも１つの設定回路１と、前記変換処理を施した各ブロックから、設定回路１が設定したパターンを検出する複数の検出回路４ａ〜４ｐと、検出回路４ａ〜４ｐが前記パターンを検出したときは当該ブロックを除去する除去回路６とを備えている。 - 特許庁

In this data recording method for recording a first unit RU arranged continuously on a recording medium and composed of first data composed of video or sound, and management information for managing one or more first units RU, the management information includes the minimum reproduction time (minimum duration of record-unit) and a maximum bit rate (maximum bitrate or record-unit) of the first unit RU.例文帳に追加

記録媒体上で連続的に配置され、映像又は音声からなる第１のデータによって構成される第１のユニットＲＵと、前記第１のユニットＲＵを１個以上管理する管理情報とを、記録媒体に記録するデータ記録方法であって、前記管理情報が、前記第１のユニットＲＵの最小の再生時間(Minimum duration of record-unit)および最大のビットレート(Maximum bitrate or record-unit)を含むものである。 - 特許庁

To provide an image reader that improves image quality of a read image by subtracting a highly stable dark output correction value from an image signal by using dark output values from each element outputted from an image sensor that are averaged through the sum of two lines of the dark output value shifted by one bit for the dark output correction when shading an incident light.例文帳に追加

入射光遮断時に、イメージセンサから出力される各素子からの暗出力値を、１ビットシフトした値として２ライン分加算していた値を暗出力補正値として平均化した値を用いて、安定性の高い暗出力補正値を画像信号から差し引くことで、読みとられた画像の画質を向上させる。 - 特許庁

A control circuit CTL makes at least one of the plurality of switches turned on according to an input address in a test mode, in order to make a current flow across the 2nd and 3rd power source lines via a bit line, corresponding to the memory cell indicated by the input address, a latch circuit and the transfer transistors in the memory cell.例文帳に追加

制御回路ＣＴＬは、テストモード時に、入力アドレスが示すメモリセルに対応するビット線とそのメモリセル内のラッチ回路および転送トランジスタとを介して第２および第３電源線間に電流を流すために、入力アドレスに応じて複数のスイッチの少なくともいずれかをオンさせる。 - 特許庁

The sigma delta form analog/digital converter 9 converts an analog signal into a serial digital signal in one-bit each for a second over- sampling period sufficiently higher than a first oversampling period with 1/n (n is an integer) of the periodic noise and filters the serial digital signal to convert the digital signal into a binary digital signal for the first oversampling period.例文帳に追加

シグマデルタ形ＡＤ変換器９は、周期性ノイズの１／ｎ（ｎは整数）周期の第１のオーバーサンプリング周期に対して十分高速な第２のオーバーサンプリング周期でアナログ信号を１ビットずつのシリアルデジタル信号に変換し、そのシリアルデジタル信号をフィルタリングして第１のオーバーサンプリング周期でバイナリーデジタル信号に変換する。 - 特許庁

When specification of measurement conditions including requested measurement precision from the measurement data collection program 35, a notification data derivation part 43 of a measurement data processing part 27 in a sensor unit derives digital physical quantity data for notification having effective bit width according to the requested measurement precision based on digital measurement raw data in which at least one piece of analog measurement raw data is digitized.例文帳に追加

計測データ収集プログラム３５から要求計測精度を含む計測条件の指定を受けると、センサユニットにおける計測データ処理部２７の通知データ導出部４３が、少なくとも１つのアナログ計測生データがデジタル化されたデジタル計測生データに基づいて、要求計測精度に応じた有効ビット幅を有する通知用デジタル物理量データを導出する。 - 特許庁

A selection part 324 compares the cost function values (e.g. Iv and Ih) each other supplied from the vertical reference cost calculation part 331 and the horizontal reference cost calculation part 332, selects the smaller cost function value as an optimal prediction mode for median prediction, and stores the selection result in one bit as motion prediction mode information.例文帳に追加

選択部３２４は、垂直基準コスト算出部３３１と水平基準コスト算出部３３２から供給されるコスト関数値（例えば、IvとIh）を互いに比較し、その値が小さい方をメディアン予測の最適予測モードとして選択し、その選択結果を動き予測モード情報として、１ビットで格納する。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁

To reduce chip cost by reducing the off leak current of a memory cell connected with a bit line even in a large scale memory core and increasing the number of memory cells connected with one word line thereby reducing the total area of the memory core, and to facilitate patterning when the mask of a memory cell array is formed.例文帳に追加

規模の大きいメモリコアにおいてもビット線に接続されるメモリセルのオフリーク電流を低減し、１本のワード線あたりに接続されるメモリセル数を増やしてメモリコア全体での面積削減によるチップコストの削減を実現し、またメモリセルアレイ部のマスク作成時のパターニングを容易にする。 - 特許庁

A size in the random access unit and an upper limit of the random access unit length are set on the basis of an average bit rate in the random access unit in order to realize reverse reproduction by one data read processing and coding is carried out so that the size of the random access unit is a size of a coding picture buffer or below.例文帳に追加

1度のデータ読み込み処理で逆再生が実現できるように、ランダムアクセス単位における平均ビットレートに基づいて、ランダムアクセス単位のサイズ、およびランダムアクセス単位長の上限値を設定し、ランダムアクセス単位のサイズが符号化ピクチャ・バッファのサイズ以下となるように符号化する。 - 特許庁

This device is one that reduces the data quantity of already compressed picture data where the compressed moving picture data has a format equipped with a control information part consisting of control information being information determining the characteristics of the compressed moving picture data including a picture size and a bit rate and a data part consisting of the compressed moving picture data with a plurality of frames.例文帳に追加

既圧縮動画データのデータ量削減を行う装置であって、前記既圧縮動画データは、画像サイズ、ビットレートを含む、既圧縮動画データの特性を定める情報である制御情報からなる制御情報部と、複数フレームの既圧縮動画データからなるデータ部とを備えたフォーマットを有する。 - 特許庁

To provide a variable bit rate moving image encoding device and a recording medium capable of realizing high picture quality as compared with a conventional system by selecting suitable GOP size and GOP structure in accordance with the features of an input image and controlling the number of encoding bits in an one-pass encoding system capable of encoding a moving image by short delay time.例文帳に追加

少ない遅延時間での符号化が可能な１パスエンコード方式において、入力画像の特徴に応じて適切なＧＯＰサイズ、ＧＯＰ構造をとり、さらに符号化ビット量を制御することで、従来方式と比較して高画質を実現できる可変ビットレート動画像符号化装置および記録媒体を提供することにある。 - 特許庁

This allows the mobile communication means to receive only one burst for obtaining both desired pieces of information by decoding the PICH bit to find out if a paging message is to be received, and measuring the reception level of the midamble of the PICH burst for determining the quality of the radio connection.例文帳に追加

このため、移動通信手段は１つのバーストを受信するだけで、ＰＩＣＨビットを復号することで両方の望ましい情報を取得してページング・メッセージが受信されるかを確認し、ＰＩＣＨバーストの中間アンブルの受信レベルを測定して無線接続の品質を判定することができるようになる。 - 特許庁

The multiplexers 31, 32 are changed over so as to time-sharingly operate by an analog multiplexer control circuit 5 and they are controlled so that when the analog multiplexer of one side operates and the inputting of its output signal to the n-output bit cells 4 is completed, the analog multiplexer of other side starts its operation.例文帳に追加

２つのアナログマルチプレクサ３１、３２は、アナログマルチプレクサ制御回路５によって時分割に動作するように切換えられ、一方のアナログマルチプレクサが動作して、その出力信号をｎ出力ビットセル４へ入力し終えたら、他方のアナログマルチプレクサが動作を開始するように制御される。 - 特許庁

The output module A develops the obtained intermediate language data on a bit map image to hold the same in a built-in band buffer and takes out image data from the band buffer by one line and an even number line is supplied to a printer engine 820 from the output module A itself while an odd number is supplied to the printer engine 820 through the output module B.例文帳に追加

出力モジュールＡは、取得した中間言語データをビットマップ画像に展開して内蔵バンドバッファに保持し、そこから１ラインずつ画像データを取り出し、偶数ラインは出力モジュールＡ自身から、奇数ラインは出力モジュールＢを経由してプリントエンジン８２０に供給する。 - 特許庁