「ONE-BIT」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

To realize a semiconductor memory of which area can be reduced more by reducing the number of transistors of a memory cell storing one data, and enabling an interval to be as short as possible between bit lines without causing failure of operation.例文帳に追加

一つのデータを記憶するメモリセルのトランジスタ数を削減し、動作の不具合を生じることなくビット線の間隔を可能な限り短くすることを可能にすることにより、小面積化を図ることができる半導体記憶装置を実現する。 - 特許庁

To check by a simple circuit of hardware that the printing speed is decreased due to the detection by software whether or not the whole of one page is blank data after printing data received from a host is developed to a BMM (bit map memory) data form.例文帳に追加

ホストから受信した印刷データをＢＭＭ（ビットマップメモリ）データ形式に展開した後に、ソフトウェアで１ページ分が全て白紙データか否かを検出することにより印刷速度が低下するのを、ハードウェアの簡易回路でチェックできるようにする。 - 特許庁

To provide a plotting method for realizing quick plotting by holding vector data for one screen on a buffer in a multi-band laser photo plotter and excluding any useless movement of a plotting part without bit map-developing the vector data.例文帳に追加

マルチバンド・レーザ・フォト・プロッタ内部のバッファ上に、１画面分のベクトルデータを保持し、前記ベクトルデータをビットマップ展開して描画することなく、描画部の無駄な動きを排除し、高速な描画を可能とする、描画方法を提供する。 - 特許庁

This device and the method are constituted so that signals of plural systems are produced in the manner of respectively disturbing each of bit strings b0-b3 of the information SA regarding the copyright by different binary number groups M1-M4, and a driving signal OUT of one system is produced in the manner of further disturbing the signals of these plural systems, then the laser beam is modulated.例文帳に追加

本発明は、著作権に関する情報ＳＡの各ビット列ｂ０〜ｂ３を異なる２進数系列Ｍ１〜Ｍ４によりそれぞれ擾乱して複数系統の信号を生成し、この複数系統の信号をさらに擾乱して１系統の駆動信号ＯＵＴを生成してレーザービームを変調する。 - 特許庁

This circuit is equipped with a memory 11 for holding an instruction code for controlling boundary scan, a selector SL12 for transferring the instruction code from the memory 11 holding the instruction code to an instruction resister IR12, and a one-bit resister 14 connected in series to the instruction resister IR12.例文帳に追加

バウンダリスキャンを制御する命令コードを保持するメモリ１１と、命令コードを保持するメモリ１１から命令レジスタＩＲ１２へ命令コードを転送するセレクタＳＬ１２と、目例レジスタＩＲ１２に直列に接続された１ビットレジスタ１４を備える。 - 特許庁

Since FF (hexadecimal) data or 00 (hexadecimal) data are alternately transmitted to respective controllers every time the main controller 90 executes a main processing, for instance when the data are supposed to be FF (hexadecimal) but they are not (one bit is 0, for instance), it is judged that the transmission route is disconnected.例文帳に追加

メイン制御装置９０がメイン処理を１回実行する毎にＦＦ（１６進）データまたは００（１６進）データが交互に各制御装置に送信されるので、例えばＦＦ（１６進）のはずがそうでなければ（例えば１ビットが０なら）、伝送経路が断線していることが判る。 - 特許庁

Each data in a register to which divided data is loaded is shifted to the left by one bit to compute a logic AND of the loaded data with a fixed value, the logic product result is compared with the fixed value, and data with carry bits is substituted by a maximum value of data to thereby form a mask.例文帳に追加

分割されたデータがロードされたレジスタの各データを上位桁方向にビットシフトし、ロードされたデータと固定値との論理積をとり、且つ論理積の結果と固定値とを比較して、桁上がりビットを有するデータを、データの最大値に置き換え、マスクを作成する。 - 特許庁

A plurality of detectors Pi1-Pi4 are arranged around an encoder disk 1, and at the same time, cutouts 1a-1k are provided at the outer-periphery part of the encoder disk, so that an encode signal being outputted by the detectors along with the rotation of the encoder disk changes one bit at a time.例文帳に追加

検出器(Pi1〜Pi4)をエンコーダディスク(1)の周囲に複数個配置するとともに、エンコーダディスクの回転に伴い検出器が出力するエンコード信号が１ビットずつ変化するようにエンコーダディスク外周部に切欠き(1a〜1k)を設けた。 - 特許庁

A data shift control circuit 1 performs control so as to shift data in a data buffer to a next stage, and it shifts all the contents of a data buffer of higher order than that of a data buffer in an ineffective state to that of a data buffer which is one stage lower when information of the effective bit in the data buffer becomes ineffective.例文帳に追加

データシフト制御回路１はデータバッファ内のデータを次段にシフトするよう制御し、データバッファ内の有効ビットの情報が無効になると、無効状態のデータバッファよりも上位のデータバッファの内容を全て１段下位のデータバッファにシフトさせる。 - 特許庁

A pulse current amplitude value applied to the write element of a magnetic head to be tested is set to a saturation state current value with which a magnetic field having sufficient magnitude to reverse all magnetic moment included in one bit area can be generated, test data is written, and asymmetry A_asym is measured.例文帳に追加

被試験磁気ヘッドのライト素子に印加するパルス電流振幅値を１ビット領域に含まれる磁気モーメントをすべて反転させるのに十分な大きさの磁界を発生させることが可能な飽和状態電流値に設定してテストデータを書き込み、非対称性Ａ_asymを計測する。 - 特許庁

The activation signal is generated by selecting one of a plurality of dummy bit lines 34a, 35b, 35c in which the number of dummy cells 32 for extracting electric charges being connected differs depending on distance between the memory cell from which read-out is performed and the sense amplifier when data is read out.例文帳に追加

データを読み出す際、読み出しを行なうメモリセルとセンスアンプとの距離によって、接続されている電荷引き抜き用のダミーセル３２の数が異なる複数のダミービット線３５ａ、３５ｂ、３５ｃのうち１つを選択することによって活性化信号を生成する。 - 特許庁

To provide a method by which a write-in time for a cell array of a DRAM which comprises a semiconductor memory, especially, word lines and bit lines and in which a cell of a cell array is decided at an intersection point of these lines can be largely and surely shortened more than conventional one.例文帳に追加

半導体メモリー、特に、ワード線およびビット線を含み、これらの線の交差点でセルアレイのセルが確定されるＤＲＡＭのセルアレイへの書き込み時間が、確実に、従来よりも大幅に節約される方法を提供する。 - 特許庁

In a FCRAM, when receiving a mode register set detecting signal bMSET generated by a command detecting circuit and a detecting signal AILTC<;7>; of arbitrary one bit VA<;7>; of an address signal input, a mode register set or test mode entry is switched in accordance with a logic level of the signal AILTC<;7>;.例文帳に追加

FCRAM において、コマンド検知回路で生成されたモードレジスタセット検知信号bMSET とアドレス信号入力の任意の１ビットVA<7> の検知信号AILTC<7>を受け、信号AILTC<7>の論理レベルに応じてモードレジスタセットまたはテストモードエントリを切り換える。 - 特許庁

A signal which exceeds the frequency bands of the PCM signal and of which the inclination is calculated by the F characteristic inclination calculating part 92, is added to the one-bit audio signal, thereby representing natural feeling such that the depth feeling of an auditory sound image is widened in front and behind.例文帳に追加

１ビットオーディオ信号には、ＰＣＭ信号の周波数帯域を越え、かつ傾きがＦ特傾き算出部９３によって算出された信号が付加されているので、聴覚的な音像の奥行き感が前後に広がるような自然な感じを出すことができる。 - 特許庁

The number of lines of wirings from gate decoders to sub-decoders which is a factor of determination of layout area is decreased and layout area of X system peripheral circuits is reduced by constituting so that sub-decoders 30 of one block being a control unit of bit lines are controlled by two main decoders 10.例文帳に追加

ビット線の制御単位である１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることにより、レイアウト面積の決定要因となっていたゲートデコーダからサブデコーダへの配線ＳＧの本数を減らし、Ｘ系周辺回路のレイアウト面積を低減する。 - 特許庁

On the transmitting side, positional information indicating the position of a data packet reproduced on the receiving side out of data packets in an inputted bit stream is formed in units of a plurality of data packets, and the plurality of data packets are transmitted while being imparted with one piece of the positional information thus formed.例文帳に追加

送信側では、入力されるビットストリームのデータパケットのうち、受信側で再生するデータパケットの位置を示す位置情報を複数のデータパケットを１つの単位として生成し、複数のデータパケットに対して、生成した１つの位置情報を付与して送信する。 - 特許庁

Voltage value data with four bits is stepwisely outputted by every piece of the specified time data by adding and subtracting every one bit from the data with four bits to indicate the present voltage value by every piece of the specified time data to the data with four bits to be the target voltage values selected by the data in the VR Change register 45.例文帳に追加

ＶＲＣｈａｎｇｅレジスタ４５のデータにより選択された目標電圧値となる４ビットデータまで所定時間データ毎に現在の電圧値を示す４ビットデータから１ビットずつ加減算し、所定時間データ毎に段階的に４ビットの電圧値データを出力する。 - 特許庁

In an MRAMb (magnetic random access memory), when a write data signal DI is at an "H" level, a power supply voltage Vdd is applied to one end of a source line SL corresponding to a selected memory cell MC and also a grounding voltage GND is applied to both ends of a corresponding bit line BL.例文帳に追加

このＭＲＡＭでは、書込データ信号ＤＩが「Ｈ」レベルの場合は、選択されたメモリセルＭＣに対応するソース線ＳＬの一方端に電源電圧Ｖｄｄを印加するとともに、対応のビット線ＢＬの両端に接地電圧ＧＮＤを印加する。 - 特許庁

Thus, no reading operation is conducted by a sense amplifier while conducting writing, transfer of writing data (GBLn) is started from a writing amplifier to bit lines (BL/BLB) at the same time (t0) of start of word line (WL) and data equivalent to one word line are written with a high speed.例文帳に追加

そこで、書き込みに当たって、センスアンプによる読み出し動作を行わず、ワード線（ＷＬ）の立ち上げと同時(t0)に、書き込みアンプからビット線（ＢＬ／ＢＬＢ）に書き込みデータの転送（ＧＢＬｎ）を開始して１ワード線分のデータを高速に書き込む。 - 特許庁

(2) A quantum bit energy generating device is constituted by stacking the paper coil described by (1), a layer (laminated element layer) formed by laminating a plurality of thin films each having a spiral thin layer containing one kind of element on its surface while kinds of elements are changed, and a color material layer in this order.例文帳に追加

（２） （１）記載のペーパーコイル、一種類の元素を含む螺旋状の薄層を表面に設けた薄膜が、元素の種類を変えて複数積層された層（積層元素層）、及び色料層をこの順に積層したカンタムビットエネルギー発生装置。 - 特許庁

A writing right managing part 15 and a writing right managing part 25 operate and monitor an RSU/OBE bit to recognize delivery concerning a writing right and location concerning which one of a road side device 1 and a DSRC on-vehicle unit 2 is provided with the writing right.例文帳に追加

書き込み権管理部１５及び書き込み権管理部２５は、ＲＳＵ／ＯＢＥビットを操作及び監視することで、書き込み権についての受け渡しと、道路側装置１又はＤＳＲＣ車載ユニット２のどちらが書き込み権をもっているかという所在の確認を行う。 - 特許庁

A control lines group includes a plurality of first common lines (e.g. bit lines BLs) connecting sides of one end in common to the row and column directions and a plurality of second common lines (e.g. source lines SLs) similarly connecting sides of other end in common with respect to a plurality of magnetic memory elements.例文帳に追加

制御線群は、複数の磁気メモリ素子に対し、一端側を行方向および列方向に共通接続する複数の第１共通線（例えばビット線ＢＬ）と、他端側を同様に共通接続する複数の第２共通線（例えばソース線ＳＬ）を含む。 - 特許庁

When a "send" button provided on a short message transmission screen 50 is clicked, a short message formed on a writing board 51 of a bit map image is transmitted to one or more communication partners selected from a transmission destination member list 52.例文帳に追加

ショートメッセージ送信画面５０に設けられた「送信」ボタンをクリックすると、ビットマップイメージの書き込みボード５１に作成したショートメッセージが送信先メンバーリスト５２で選ばれた１または複数の通信相手に送信される。 - 特許庁

An expansion basic block generating means 14 generates a coded block of 3×3 bits in which only the bit located in a position being 1 when the basic block is arranged in one predetermined corner is set to 1 among the 3×3 coded blocks as an expansion basic block for each generated basic block.例文帳に追加

拡大基本ブロック生成手段１４は、生成された基本ブロックごとに、３×３ビットの符号化ブロックで、かつ予め定められた一角に当該基本ブロックを配置したときの１である位置のビットだけを１としたものを、拡大基本ブロックとして生成する。 - 特許庁

When 8 bit attribute data of 32×32 is encoded for one pixel, a variable i is set at 7 as an initial value (S604), eight attribute data is inputted (S605), and the data of 8 bits collecting the bits i is generated and outputted to a reversible encoding section (S606) thus performing encoding.例文帳に追加

１画素に対して８ビットの属性データを３２×３２個分符号化する場合、初期値として変数ｉに７をセットし（Ｓ６０４）、８個の属性データを入力し（Ｓ６０５）、ビットｉをまとめた８ビットのデータを生成し、可逆符号化部に出力する（Ｓ６０６）ことで、符号化を行なわせる。 - 特許庁

Then, information indicating a kind of error is, for example, information in which whether difference of the path memories between the disappearance path and the survival path is a shift error being different by only one bit or not, or whether the difference is the shortest mark shift error being different by two bits or not.例文帳に追加

ここで、誤りの種類を示す情報とは、たとえば、消滅パスと生き残りパスのパスメモリの違いが、１ビットだけ異なるようなシフトエラーであるか否か、あるいは、２ビット異なる最短マークシフトのエラーであるか否か、の情報である。 - 特許庁

Program data of one bit and information whether the program unit PU stores program data or not can be read based on program signals ϕa and ϕb generated in accordance with electric resistance of the two program cells.例文帳に追加

２個のプログラムセルの電気抵抗に応じて生成されるプログラム信号φａおよびφｂによって、１ビットのプログラムデータと、当該プログラムユニットＰＵがプログラムデータを記憶しているか否かの情報とを読出すことができる。 - 特許庁

In the write dummy bit, one of levels is inputted to the first dummy line by a drive MOSFET corresponding to a write signal input for the static type memory cell, signal change of the second dummy line pre-charged to the other level is sensed and output.例文帳に追加

上記書き込みダミービットは、上記スタティック型メモリセルへの書き込み信号入力に対応して駆動ＭＯＳＦＥＴにより一方のレベルが上記第１ダミー線に入力され、他方のレベルにプリチャージされた上記第２ダミー線の信号変化をセンスして出力させる。 - 特許庁

The processing unit collates the bit portion positions detected by the touch screen with the arrangement pattern and detects at least one of the type of the device, a contact face of the device in contact with the touch screen, a direction of the device, and position coordinates of the device.例文帳に追加

処理部は、タッチスクリーンが検出したビット部の位置と、配置パターンとを照合して、デバイスの種類、タッチスクリーンと接地するデバイスの接地面、デバイスの方向、デバイスの位置座標のうちの少なくとも１つを検出する。 - 特許庁

To provide a digital signal processor which switches an original sound signal and a ΔΣ modulation signal with hardly generating switch noise, even if any type of one bit original sound signal is inputted and which can obtain sufficient S/N in a ΔΣ re-modulation signal.例文帳に追加

どの様な１ビットの原音信号が入力されても切替ノイズをほとんど発生することなく原音信号とΔΣ変調信号とを切り替え、再ΔΣ変調信号にも十分なＳ／Ｎが得られるデジタル信号処理装置を提供する。 - 特許庁

The matching rate specific to each quality of service is determined on the basis of a first parameter (Eq) indicating of a ratio Eb/I of average energy of one bit to average energy of interference and a second parameter (Pq) indicating a maximum puncture rate specific to the quality of the service.例文帳に追加

各サービスの質に特定的なマッチングレートは、干渉の平均エネルギに対する１ビットの平均エネルギの比Ｅｂ／Ｉを表わす第１のパラメータ（Ｅ_q）および、該当のサービスの質に特定的な最大パンクチャレートを表わす第２のパラメータ（Ｐ_q）に基づいて判定される。 - 特許庁

This tool holder 1, for a rotary hammer or a chisel hammer, has a main unit 10 provided with an opening part 10' formed into a shape having at least one axial groove 4 closing both ends to receive a shank 30 of a drill bit or a chisel.例文帳に追加

ロータリーハンマまたはチゼルハンマのためのツールホルダ１で、両端で閉じた少なくとも１つの軸方向グルーブ４を有する形に作られた、ドリルビットまたはチゼルのシャンク３０を受承する開口部１０’を備えた本体１０を有する。 - 特許庁

A step for generating packets by repeating a bit stream including information to be transferred and a step for dividing at least one sub packet transferred at a transfer start point, determined by a rule mutually decided by the transmission and receiving ends from packets are included.例文帳に追加

転送しようとする情報を含むビットストリームを繰り返してパケットを生成するステップと、パケットから、送受信端で互いに決められた規則によって決められた転送開始点によって転送される少なくとも一つのサブパケットを分離するステップとを含む。 - 特許庁

Four kinds of signals 200-203 are generated by a signal generating circuit 102, and an output selecting circuit 103 selects those of the signals 200-203 which correspond to the signals 211-214 so as to output a one-bit signal 210 as a signal indicating the operational mode of a semiconductor device 100.例文帳に追加

また、信号発生回路１０２で４種類の信号２００〜２０３が生成され、出力選択回路１０３において信号２００〜２０３のうち、信号２１１〜２１４に対応するものが選択され、半導体装置１００の動作モードを示す信号として１ビットの信号２１０が出力される。 - 特許庁

In the bit slice mode, each of the multiple AFE/TGs sections up a word of pixel information into subsets of bits, and then communicates the subsets in parallel, one subset after another, across point-to-point connections to corresponding terminals of the DIP.例文帳に追加

ビット・スライス・モードでは、複数のＡＦＥ／ＴＧのそれぞれが、１ワードのピクセル情報をビッドの複数のサブセットに分けてから、それらのサブセットを、並列に、サブセット単位で、ポイントツーポイント接続を介して、ＤＩＰの対応する端子に送る。 - 特許庁

A transmission terminal 51 generates a unit carrier wave D7 obtained by connecting a certain number of periods of a carrier wave and arranging the unit carrier wave D7 in arrangement patterns differing at every transmission terminal 51 to generate a unit carrier row signal D8 shorter than one bit of the digital transmission data D1.例文帳に追加

本発明では、送信端末５１が、キャリア波を一定複数周期連ねてなる単位キャリア波Ｄ７を生成し、その単位キャリア波Ｄ７を送信端末５１毎に異なる配列パターンに並べて、デジタル伝送データＤ１の１ビットより短い単位キャリア波列信号Ｄ８を生成する。 - 特許庁

A matching rate specific for each of service qualities is decided on the basis of a first parameter (Eq) expressing a ratio Eb/I of the average energy of one bit to the average energy of interference and a second parameter (Pq) expressing a maximum puncture rate specific for the relevant service quality.例文帳に追加

各サービスの質に特定的なマッチングレートは、干渉の平均エネルギに対する１ビットの平均エネルギの比Ｅｂ／Ｉを表わす第１のパラメータ（Ｅ_q）および、該当のサービスの質に特定的な最大パンクチャレートを表わす第２のパラメータ（Ｐ_q）に基づいて判定される。 - 特許庁

To sufficiently suppress data error occurrence and an increase of EMI with simple constitution by a communication system including a transmission means of transmitting a plurality of bit signals through two or more predetermined communication lines each time one clock is generated.例文帳に追加

クロックが１クロック生成される毎に、予め定められた２以上の通信ラインにより複数のビット信号を送信する送信手段を備える通信システムにおいて、簡単な構成により、データ化けが発生することやＥＭＩが大きくことを十分に抑制する。 - 特許庁

Further, the device is equipped with a clock control circuit 7 for performing control to stop supplying clocks while decoding is not performed and a selector 8 for fixing an input to the code tables not to be selected when selecting one code table out of the plurality of code tables in accordance with the encoded bit streams.例文帳に追加

さらに、復号を行わない期間はクロックの供給を停止するように制御するクロック制御回路７と、符号化されたビット列に応じて複数の符号テーブルから１つの符号テーブルが選択される場合に選択されない符号テーブルへの入力を固定するセレクタ８とを備える。 - 特許庁

A control circuit 11 detects short circuit between sub-bit lines SBL_R and SBL_P connected to the first and second transistors, respectively by comparing current caused to flow to the memory cell when energizing one transistor with current caused to flow to the memory cell when energizing the both transistors.例文帳に追加

制御回路１１は、一方のトランジスタに通電したときにメモリセルに流れる電流と、両方のトランジスタに通電したときにメモリセルに流れる電流とを比較することによって、第１および第２のトランジスタにそれぞれ接続されるサブビット線ＳＢＬ＿Ｒ，ＳＢＬ＿Ｐ間のショートを検出する。 - 特許庁

Since the data finish marker is at a low-frequency side by one coefficient position of a new EOB, a decoder side can discriminate an insertion bit "0" from a zero quantization representative value sequence under EOB (end of block) by detecting the data finish marker in sequentially decoding DCT coefficients from the low-frequency side.例文帳に追加

データ終了マーカーは、新たなＥＯＢの１係数位置分低周波数側にあるから、復号側は、低周波数側から順次ＤＣＴ係数を復号化する際にデータ終了マーカーを検出することで、挿入ビット「０」とＥＯＢ（End of Block）以下のゼロ量子化代表値列とを区別できる。 - 特許庁

A logical operation part 200 executes a logical operation based on one pattern taken from a preset pattern storage part 10 and a quasi-random pattern generated by and output from a quasi-random pattern generation part 100, and outputs an n-bit-wide variation pattern.例文帳に追加

論理演算部２００は、プリセットパターン記憶部１０から取り出した一つのパターンと準ランダムパターン生成部１００から生成出力された準ランダムパターンとに基づいて論理演算を行って、ｎビット長のバリエーションパターンを出力する。 - 特許庁

Bit lines BL1, BL2 are pre-charged to VCC/2, a plate line PL1 is made to VCC/2, all word lines WL1, WL2 are made to a high potential, and connection nodes between one side terminal of ferroelectric substance capacitors and source terminals of cell transistors TC11, TC12 are held at VCC/2.例文帳に追加

ビット線ＢＬ１，ＢＬ２はＶＣＣ／２にプリチャージされ、プレート線ＰＬ１はＶＣＣ／２とされ、全てのワード線ＷＬ１，ＷＬ２を高電位にして強誘電体容量の一方の端子とセルトランジスタＴＣ１１，ＴＣ１２のソース端子との接続ノードをＶＣＣ／２に保つ。 - 特許庁

One of the pair is randomly selected by a switch SW12 every time when encryption is executed to obtain the exclusive-OR 32a of the input to an S box 29 and the selected mask pattern and to obtain the exclusive-OR 33a of the output of the S box 29 and the bit of the reverse transposition P-1 of the mask (a).例文帳に追加

暗号化を行う毎にこのペアの一方をスイッチＳＷ１２によりランダムに選択し、Ｓ箱２９への入力と選択したマスクパターンとの排他的論理和３２ａが取られると共に、Ｓ箱２９の出力と、マスクａの逆転置Ｐ^-1のビットとの排他的論理和３３ａが取られる。 - 特許庁

Among 10 bits of one pixel in a Y signal, 4 bits BB, low-order 2 bits × 2 in a transmitted word are used to high-order 4 bits BA, and the low-order 4 bits BB is set as a parity bit for the high-order 4 bits BA, so that a (8, 4) Hamming code is generated.例文帳に追加

そこで、Ｙ信号１ピクセルの１０ビットのうち、上位４ビットＢＡに対し、伝送ワードの下位２ビット×２の４ビットＢＢを使用し、上位４ビットＢＡに対して下位４ビットＢＢをパリティビットとすることで、（８，４）ハミングコードが生成される。 - 特許庁