「ONE-BIT」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

A disk drive connected to a host is used to generate parity bits from a bit string obtained from one group of position error signal samples obtained from the read/write head of the disk drive, and the parity bits are connected to generate random numbers.例文帳に追加

ホストに接続されているディスクドライブを利用して、ディスクドライブのリードライトヘッドから得られる位置誤差信号サンプルの１つのグループから得られるビット列からパリティビットを生成し、そのパリティビットを連結することで乱数を生成する。 - 特許庁

The lighting fixture 2, when receiving a transmission signal including a demand command, transmits its own logical address after changing at least one of the logical addresses to a return signal made of a restorable bit string even if a plurality of the return signals overlap.例文帳に追加

照明器具２は、要求命令を含む伝送信号を受信すると、自機の論理アドレスを複数の返送信号が重複しても少なくとも一つの前記論理アドレスを復元可能なビット列からなる返送信号に変換して送信する。 - 特許庁

To provide a multi-rate compatible clock data recovery (CDR) circuit which requires one CDR circuit for a dual-rate PON system and includes an interface connected with a higher layer in a system that uses different bit rates.例文帳に追加

デュアルレートＰＯＮシステムにおけるクロック・データリカバリ回路を１つのクロック・データリカバリ回路の構成で実現し、かつ、双方のビットレートのシステムにおける上位層との接続インターフェースを備えたマルチレート対応のクロック・データリカバリ回路を提供する。 - 特許庁

The reading operation is such the operation that sensing operation for applying voltage VUX to the plurality of selected bit lines BL and applying voltage Vss_row being lower than the voltage VUX to a selected one word line WL is performed several times and determined results are accumulated.例文帳に追加

読み出し動作は、選択された複数本のビット線ＢＬに電圧ＶＵＸを印加するとともに選択された１本のワード線ＷＬに電圧ＶＵＸよりも低い電圧Ｖｓｓ＿ｒｏｗを印加するセンス動作を複数回実行し判定結果を累積する動作である。 - 特許庁

The read-only memory cell comprises: at least three output lines, each of the at least three output lines representing a different multiple bit value; a switching device connected between a single one of the three output lines and a voltage source.例文帳に追加

該読み出し専用メモリセルは、少なくとも３本の出力線であって、該少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す、少なくとも３本の出力線と、該３本の出力線のうちの１本と電圧源との間に接続される切り替え装置とを含む。 - 特許庁

In a memory cell region RM, a magnetoresistive element 18 in a semiconductor magnetic storage apparatus is formed in an array shape in a mode that the magnetoresistive element is arranged at a part where a digit line 3 extending in one direction intersects a bit line 32 extending in the direction substantially orthogonal to the digit line 3.例文帳に追加

メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。 - 特許庁

The switching device provides an electrical connection between the voltage source and the single one of the three output lines in response to a switching signal, a voltage of the connected output line switching value in response to connection to a predetermined voltage and the multiple bit value represented by the output line is thereby selected.例文帳に追加

該切り替え装置は、切り替え信号に応答して、該電圧源と該３本の出力線のうちの１本との間の電気接続を提供し、該接続された出力線の電圧は、既定の電圧への接続に応答して値を切り替え、それによって、該出力線によって表される該複数ビット値が選択される。 - 特許庁

The transmitting part considers extended transmission codes by inserting K-1 zeros following each element of the transmission codes, performs the spread processing to each information bit of the transmitted data by the extended transmission codes, adds sequences corresponding to K information bits by shifting the sequences by one chip to be considered as a transmission sequence.例文帳に追加

送信部は、送信符号の各要素に続いてＫ−１個の０を挿入した拡大送信符号とし、送信データの各情報ビットに拡大送信符号による拡散処理を施し、Ｋ個の情報ビットに対応する系列を１チップずつシフトして加算し送信系列とする。 - 特許庁

In one embodiment, when determining that the frame received from a first device is correctly converted into a frame, a count value is increased, and an identification bit of expressing a classification of information data included in the frame transmitted to a second device, is set based on the count value.例文帳に追加

一実施形態において、第１の装置から受信したフレームを正しくフレーム変換したと判定したときにカウント値をインクリメントし、第２の装置に送信するフレームに含まれる情報データの種別を表す識別ビットをカウント値に基づいて設定する。 - 特許庁

When an entry is set into a partial access mode, the copying operation is carried out with respective memory cells included in the holding area as copying sources and also with one or a plurality of memory cells included in the copying area connected to bit lines to which the memory cells of a copying source are connected as copying destinations.例文帳に追加

パーシャルアクセスモードにエントリする際、前記保持領域に含まれるメモリセルの各々をコピー元とするとともに、該コピー元のメモリセルが接続されるビット線に接続された前記コピー領域に含まれる一又は複数のメモリセルをコピー先として、コピー動作を行う。 - 特許庁

When the regions including the special bit images are less than N parts, e.g., the area including the special big image is one part, the control part 11 carries out printing in a driving mode with a high heating value and at a fast printing speed using a combination of normal temperatures of 102°C, 107°C, 110°C as the reference temperature.例文帳に追加

特殊ビットイメージを含む領域がＮ箇所未満のとき、例えば、特殊ビットイメージを含む領域が１箇所の場合には、基準温度として、１０２℃、１０７℃、１１０℃という通常の温度の組合せを用いて、発熱量が多く印刷速度の速い駆動モードで印刷を行う。 - 特許庁

Memory cells are arranged so that data of one bit is stored by memory cells (MC1, MC2) of two bits, a plate electrode (CP) of a memory cell capacitor and a gate electrode (WL0-WL3) of a memory cell transistor are formed by the same manufacturing process.例文帳に追加

２ビットのメモリセル（ＭＣ１，ＭＣ２）で１ビットのデータを記憶するようにメモリセルを配置し、メモリセルキャパシタのセルプレート電極（ＣＰ）とメモリセルトランジスタのゲート電極（ＷＬ０−ＷＬ３）を同一製造工程で形成する。 - 特許庁

To solve the problem that since image data have to be transmitted in every frame in a one-bit mode with a conventional liquid crystal display device, the control of a liquid crystal panel cannot be separated from equipment mounting a liquid crystal display device, a system performance cannot be improved.例文帳に追加

従来の液晶表示装置では、１ビットモード時に毎フレーム、画像データを転送する必要があり、それにより液晶表示装置搭載機器から液晶パネルの制御を分離することができないため、システム性能が向上しない。 - 特許庁

To achieve excellent transmission characteristics by reliably compensating an error in received data caused by a modulation system or the multiplex system of an optical signal capable of transmitting multi-bit information within one symbol time when the optical signal is transferred.例文帳に追加

１シンボル時間で多ビットの情報を伝送可能な光信号を送受信する際に、該光信号の変調方式や多重化方式などに起因して発生する受信データの誤りを確実に補償若しくは訂正して良好な伝送特性を実現する。 - 特許庁

The method further includes the steps of generating a global select signal to enable one of the plurality of tri-state devices and selecting a corresponding local bit line to drive the output of the enabled tri-state device.例文帳に追加

方法は、複数のトライステイト・デバイスのうちの１つを有効にするためのグローバル選択信号を生成し、有効とされたトライステイト・デバイスの出力を駆動するために対応するローカルビット線を選択するステップをさらに含んでいる。 - 特許庁

When data of '001' is written in memory cells S1-S3 on the same word line WLn, a current is made to flow from one side of a word line WLn and bit lines BLn-1 to BLn+1 to the other side, and '0' is written in M cells S1-S3.例文帳に追加

同一のワード線ＷＬｎ上のメモリセルＳ１〜Ｓ３に’００１’のデータを書き込む場合、ワード線ＷＬｎ、およびビット線ＢＬｎ−１〜ＢＬｎ＋１の一方から他方にかけて電流を流し、メモリセルＳ１〜Ｓ３に’０’をそれぞれ書き込む。 - 特許庁

Also, the image display device is further equipped with a bit discrimination means 3 (reference numeral is commonly used) for discriminating the presence or absence of the bits of all pixels for every color and turns off the solid light source 1 at the timing during the course of the one color modulation period T according to the image data.例文帳に追加

また、色毎に全画素のビットの有無を判別するビット判別手段３（符号兼用）を更に備え、ビットが無いと判別された時に、画像データに応じて１色変調周期Ｔの途中のタイミングで固体光源１をＯＦＦする。 - 特許庁

In a voltage selecting circuit 300 selecting voltage of each supply line 210-240, in both cases (read-period and write-period) in which positive or negative selection voltage is applied to a selection memory cell, one side of potential of the non-selection word voltage supply line 240 and the non-selection bit voltage supply line 220 is made fixed.例文帳に追加

各供給線２１０〜２４０の電圧を選択する電圧選択回路３００は、選択メモリセルに正又は負の選択電圧を印加するいずれの場合（リード期間とライト期間）も、非選択ワード電圧供給線２４０及び非選択ビット電圧供給線２２０の一方の電位を固定とした。 - 特許庁

In this method, a driving signal SX is generated by putting together signals of plural systems which are generated by respectively disturbing each bit string of the 1st information SA regarding the copyright into one system based on a pseudo-random number R corresponding to the 2nd information SB regarding the copyright as reference.例文帳に追加

本発明は、著作権に関する第１の情報ＳＡの各ビット列をそれぞれ擾乱して生成した複数系統の信号を、著作権に関する第２の情報ＳＢに応じた疑似乱数Ｒを基準にして１系統に纏めて駆動信号ＳＸを生成する。 - 特許庁

An analyzing part 32 analyzes a bit stream 31 to be input, and makes a portion of analysis results a format of intermediate data being the same as the conventional one to output the analysis results to intermediate data 35, but supplies the other analysis results to a converting part 33.例文帳に追加

解析部３２は、入力されるビットストリーム３１を解析し、一部の解析結果は従来と同じ中間データの形式にして中間データ３５に出力するが、それ以外の解析結果は変換部３３に供給される。 - 特許庁

A control circuit is constituted so that a sense amplifier 25a is activated after a column gate 71 is turned on at the time of a write operation and data from a data bus line DB are applied to one side of the input/output terminal of the sense amplifier 25a connected to a pair of bit line BL, /BL.例文帳に追加

制御回路は、ライト動作時にコラムゲート７１がオンされデータバス線ＤＢからデータがビット線対ＢＬ，／ＢＬに接続されたセンスアンプ２５ａの一方の入出力端子に印加された後、そのセンスアンプ２５ａを活性化するようにした。 - 特許庁

An inhibit run length/inhibit pattern detecting section 21 detects an inhibit run length which is smaller than the lower limit value set by the run length coding method by one and a first inhibit run length which is positioned immediately before the inhibit run length and larger than the lower limit value from a bit pattern contained in the converted digital data.例文帳に追加

禁止ランレングス／禁止パターン検出部２１は、変換されたデジタルデータが含むビットパターンから、ランレングス符号化方式で設定された下限値よりも１だけ短い禁止ランレングスと、その直前に位置しかつ下限値よりも大きな第１ランレングスとを検出する。 - 特許庁

Input serial data including data of one bit at the points of respective time of rise and fall of a basic clock are divided into even data at the time of rise of an external basic clock and odd data at the time of fall by a demultiplexer DE-MUX, and they are written in memory cell arrays SAe, SAo respectively.例文帳に追加

基本クロックの立上りと立下りのそれぞれの時点で１ビットずつのデータを含む入力シリアルデータをデマルチプレクサＤＥ−ＭＵＸで外部基本クロック立上り時のｅｖｅｎデータと立下り時のｏｄｄデータに分け、それぞれメモリセルアレイＳＡｅ、ＳＡｏに書き込む。 - 特許庁

A ferroelectric transistor FYR has a ferroelectric film FF at a gate insulation film, one side of source/drain is connected to a read word line RWL, the other side of source/drain is connected to a read bit line RBL, and a well NW is connected to a plate line PL.例文帳に追加

強誘電体トランジスタＦＴＲは、ゲート絶縁膜に強誘電体膜ＦＦを有し、読み出しワード線ＲＷＬにソース／ドレインの一方が接続され、読み出しビット線ＲＢＬにソース／ドレインの他方が接続され、プレート線ＰＬにウエルＮＷが接続されている。 - 特許庁

In one embodiment, an enhanced resolution mode which uses a bi-level printer's 1,200 dpi mode to print 600 dpi, two bit/pel images, results in an image having higher resolution quality than rendering the image using traditional halftone methods at either 600 dpi or 1,200 dpi.例文帳に追加

１つの実施例では、バイレベル・プリンタの１２００dpiモードを使用して６００dpi ２ビット／ペルのイメージを印刷する解像度向上モードの結果、６００dpi 又は１２００dpi における伝統的なハーフトーン化方法を使用してイメージをレンダするよりも高い解像度の品質を持ったイメージが生じる。 - 特許庁

When RGB color information not registered in the pallet is included, the RGB color information is converted into color information represented by each one bit of the YMCK to generate pixel information, which is converted into a pallet number and an image is drawn in a memory.例文帳に追加

また、パレット登録該のＲＧＢ色情報が含まれている場合は、ＲＧＢ色情報をＹＭＣＫ各１ビットによって表される色情報に変換してピクセル情報を生成し、これをパレット番号に変換してメモリに描画する。 - 特許庁

To provide an image processing apparatus which can carry out an optimum correcting process by a unit of one or a plurality of pixels of a developed bit map image in any case, and can process at a high speed by restricting a data amount and effectively utilizing memories.例文帳に追加

いかなる場合でも展開されたビットマップイメージの１ないし複数画素単位で最適な補正処理を施すことが可能であるとともに、データ量を抑えてメモリの有効利用を図り、高速処理が可能な画像処理装置を提供する。 - 特許庁

These non-binary bit circuits are transmitted to the energizing circuit of space optical modulator array (30), respective non-binary bits are displayed by a symmetrical time with at least one prescribed point within a video frame time as a center, and the visual artifacts in relation to binary pulse width modulation are removed.例文帳に追加

空間光変調器アレイ（３０）の附勢回路にこれら非二進ビット回路を送信し、ビデオフレーム時間内の少なくとも１つの所定の点を中心とする対称的な時間で各非二進ビットをディスプレイし、二進パルス幅変調に関連した視覚的なアーティファクトを除く。 - 特許庁

A computation result based on a monitor value and a target value is set in a register, and decision of whether or not a duty as a set register value exceeds an upper limit is executed by decision whether the most significant bit of set register bits is one or zero.例文帳に追加

モニター値と目標値とに基づく演算結果をレジスタに設定し、レジスタ設定値としてのデューテイが上限を超えるか否かの判定をレジスタ設定ビットの最上位ビットが１か０かの判定によって実行する。 - 特許庁

In a data processing apparatus, a block unit interleaver performs interleave A being processing for input of data with respect to ND×NB×NA bits in a product code in an order of a column direction as one direction by NB bit (by block), and for reading the data downwards to the oblique right side.例文帳に追加

ブロック単位インタリーバは、積符号のうち、ND×NB×NAビットに対して、データを、NBビット毎（＝ブロック毎）に、一方の方向としての列方向の順に入力し、右斜め下方向の順に読み出す処理であるインタリーブＡを行う。 - 特許庁

The color signal level correction section 72 corrects partial or all color signals within one frame so as to increase signal levels so that data of pixels of originally low levels become 0 data and a problem that the search image is not colored, is solved when reducing bit length of color difference data.例文帳に追加

色信号レベル補正部７２は、色差データのビット長を削減する時に、もともとレベルが低い画素のデータが０データとなり、サーチ画像では、色が付かなくなる問題を改善するために、１フレーム内の一部または全部の色信号について信号レベルを増加方向に補正する。 - 特許庁

At this time, since the value of input configuration bit stream is changed in the process of passing the configuration chain 6, no one but a designer can know what value is going to be obtained, when reaching a destination PE in the arrayed PE 4.例文帳に追加

このとき、入力されたコンフィギュレーションビットストリームはコンフィギュレーションチェーン６を通過する過程で値が変化するので、アレイ状に配列されたＰＥ４の中で目的のＰＥに達する時点でどのような値になるかについて設計者以外は知り得ない。 - 特許庁

The m stage flipflop 260 sequentially holds outputs of the one shift circuit 220 or the n shift circuit 230 after setting an initial value, outputs an internal state corresponding to a shifted M sequence to a latching circuit 270 to make the latching circuit 270 output the external state as an m-bit bus signal.例文帳に追加

ｍ段フリップフロップ２６０は、初期値設定後、１シフト回路２２０あるいはｎシフト回路２３０の出力を順次保持し、シフト後のＭ系列に相当する内部状態をラッチ回路２７０に出力し、ｍビットのバス信号として出力させる。 - 特許庁

In one embodiment, bit subsets different from each other for storing the priority indicator values are selected based on a logical port associated with a packet and the final priority indicator value applied to a discriminated sub-table having a mapping of quality level values suitable for the logical port.例文帳に追加

ある実施形態によれば、優先度標識値を格納する相異なるビット・サブセットが、パケットが関連付けられた論理ポートと、その論理ポートに適合する品質レベル値のマッピングを備える区別されたサブテーブルに適用される最終的な優先度標識値と、に基づいて選定される。 - 特許庁

A composite arithmetic unit 11 of a control device 10 composes command values of an X-axis command value memory 12A and a Y-axis command value memory 12B to form one command value pattern, adds a control bit, and stores it in a composite pattern memory 13 of a pattern generator 14.例文帳に追加

制御装置１０の合成演算装置１１は、Ｘ軸指令値メモリ１２Ａ，Ｙ軸指令値メモリ１２Ｂの指令値を合成して１つ指令値パターンとし、制御ビットを付加し、パターン発生装置１４の合成パターンメモリ１３に格納する。 - 特許庁

A drive electric power source device 36 has capacitors of which each has a capacity required for one light emission of the light source 38 by the number of patterns required for shape measurement(for example, n in the case of n-bit binary coding), and a charging power source such as a battery for charge of the capacitors.例文帳に追加

駆動電源装置３６は、ストロボ光源３８の発光１回分の容量のコンデンサを形状計測に必要なパターンの数（例えばｎビット２進コード化の場合ｎ個）だけ有し、それらコンデンサに充電する電池等の充電用電源を有する。 - 特許庁

A difference signal between an input signal and a delay signal resulting from delaying the input signal by one bit or less of data is amplified by differential amplification circuits 2A, 2B, and 2C, and outputs of differential amplification circuits 2A, 2B, and 2C are input to hysteresis comparison circuits 3A, 3B, and 3C respectively and are compared with a threshold.例文帳に追加

入力信号と該入力信号をデータの１ビット以下だけ遅延した遅延信号との差信号を差動増幅回路２Ａ，２Ｂ，２Ｃで増幅し、該差動増幅回路２Ａ，２Ｂ，２Ｃの出力をそれぞれヒステリシス比較回路３Ａ，３Ｂ，３Ｃに入力し、しきい値と比較する。 - 特許庁

Further features of the invention are at least one prominence 19 projecting from the inside contour on the inside of the drill-bit base for crushing the material to be drilled, or a cuttings-discharge flute 109, and a variable gradient on the outer contour of the drilling body 106.例文帳に追加

本発明は更に、穿孔さるべき材料の破砕のために内面の輪郭から突出したビット底の内面の少なくとも一つの隆起１９または穿孔屑排出溝１０９と穿孔体１０６の外郭の多様な勾配とを特徴とする。 - 特許庁

On the other hand, the macro-block data other than the static block to which the flag "0" is set and a flag of each one bit are transmitted, while a data capacity required for the transmission of I picture can be saved because the macro-block data of the static block are not transmitted.例文帳に追加

フラグ「０」が設定された静止ブロック以外のマクロブロックデータと、各１ビットのフラグが送出される一方、静止ブロックのマクロブロックデータは送出されないため、Ｉピクチャ送信に必要なデータ容量を節約できる。 - 特許庁

A voltage selecting circuit 3000 selects and outputs a plurality of kinds of voltage generated by a power source circuit 4000 to each voltage supply line 210-240, one side of potential of the non-selection word voltage supply line 240 and the non-selection bit voltage supply line 220 out of them is outputted fixedly.例文帳に追加

電圧選択回路３０００は、電源回路４０００が発生する複数種の電圧を各電圧供給線２１０〜２４０に選択出力し、そのうち、非選択ワード電圧供給線２４０および非選択ビット電圧供給線２２０の一方の電位を固定出力する。 - 特許庁

Predetermined pulse voltages are applied between the first terminal 7 and the third terminal 9 and between the third terminal 9 and the second terminal 8 to reversibly change the resistance values of the first and second variable resistors 5, 6, thereby recording one bit or multiple bits of information.例文帳に追加

第１の端子７と第３の端子９との間および第３の端子９と第２の端子８との間に所定のパルス電圧を印加して第１および第２の可変抵抗５，６の抵抗値を可逆的に変化させることにより１ビットあるいは多ビットの情報を記録する。 - 特許庁

The antialiasing circuit 250 extracts a plurality of image blocks including 16 or 4 pixels from inputted image data and outputs a bit string of 32 bits expressing a pixel value with each the image block as one pixel based on a pixel value of the pixel included in each the extracted image block.例文帳に追加

アンチエイリアス回路２５０は、入力された画像データから１６個又は４個の画素を含む複数の画像ブロックを抽出して、抽出した各々の画像ブロックに含まれる画素の画素値に基づいて、各々の画像ブロックを１画素としたときの画素値を表す３２ビットのビット列を出力する。 - 特許庁

The property of the signal, the level of which is made variable by the level variable part 13, becomes the nonlinearly processed property by giving the nonlinear gain curve in the level calculation part 12, resulting to bring it close to the property such that one bit digital data are subjected to D/A conversion.例文帳に追加

レベル演算部１２で非線形のゲインカーブを与えることにより、レベル可変部１３でレベルが可変される信号の特性は、非線形処理された特性となり、１ビットデジタルデータをＤ／Ａ変換したような特性に近づけることになる。 - 特許庁

A variable length encoding section 107 or 110 outputs an encoded bit stream by one block on the basis of symbol data comprising combinations of zero length and non-zero coefficient of received data and a prediction error distributed by a distribution section 105.例文帳に追加

可変長符号化部１０７又は１１０は、入力されたデータのゼロレングスと非ゼロ係数との組み合わせから成るシンボル・データと分配部１０５で分配される予測誤差値に基づいて、１ブロック分の符号化ビット列を出力する。 - 特許庁

On the other hand, the plurality of nodes N_1-N_n which have received interleave packets extract one-bit divided data destined to themselves from among the predetermined position of the interleave packet, and execute the processing based on the control data.例文帳に追加

一方、インタリーブパケットを受信した複数のノードＮ_1乃至Ｎ_nは、インタリーブパケットの所定の位置から自身宛の１ビットの分割データを抽出して制御データを再構成し、制御データに基づいた処理を実行する。 - 特許庁