「bits」に関連した英語例文の一覧と使い方(112ページ目) - Weblio英語例文検索

When the processing for making the video signal to be multilevels is not applied to the signal, the circuit 3 is made to be substantially in-operative by making lower bits to be used in error diffusion all zero before the video signal is inputted to the circuit 3.例文帳に追加

誤差拡散処理回路３によって多階調化処理を施さない場合は、誤差拡散処理回路３に映像信号を入力する前に予め誤差拡散に用いる下位ビットを全て０とすることにより、誤差拡散処理回路３を実質的に不動作とする。 - 特許庁

In the liquid crystal display device, a timing control part includes a logic circuit for correcting n-bit original image data inputted from the outside to m-bit first correction data and a multi-level data making part for converting the m-bit first correction data to second correction data of n or less bits.例文帳に追加

液晶表示装置で、タイミング制御部は外部から入力されるｎビットの原始画像データをｍビットの第１補正データに補正する論理回路と、ｍビットの第１補正データをｎビットまたはｎビットより小さいビットの第２補正データに変換する多階調化部を含む。 - 特許庁

To provide a device and method for limiting a run-length, capable of applying a high rate run-length limiting processing to a digital data sequence to be recorded on an information recording medium with suppressed number of redundant bits, easily and with a simple configuration.例文帳に追加

この発明は、情報記録媒体に記録するデジタルデータ列に対して、簡易な構成で容易に冗長ビット数を少なく抑えた高レートなラン長制限処理を施すことを可能としたラン長制限装置及びラン長制限方法を提供することを目的としている。 - 特許庁

A data representation preparing part 203 outputs "0" or "1" as many as the number of bits of weight in accordance with the existence/absence of the F term existing in the F term map 102 in the official gazette text 100 for patents, and prepares weighted data representation 103.例文帳に追加

データ表現作成部２０３はＦタームマップ２０２中に存在するＦタームの特許公報テキスト１００中の有無に応じて“０”または“１”を重みのｂｉｔ数だけ出力し、重み付きデータ表現１０３を作成する。 - 特許庁

The A/D sub-converter 8 consists of plural A/D sub-converter sub-stages 32, 33 connected to the pipeline and each of the sub-stages 32, 33 applies a part of plural bits of a digital value generated from the A/D sub-converter 8.例文帳に追加

アナログ／デジタル・サブ変換器はパイプライン接続の複数のアナログ／デジタル・サブ変換器サブ段３２，３３からなり、各アナログ／デジタル・サブ変換器サブ段は、アナログ／デジタル・サブ変換器が発生するデジタル値の複数のビットの一部を与える。 - 特許庁

Whereby the plurality of indoor units 3 can be identified by the combination of two kinds of identification numbers, the number of identifiable indoor unit can be increased without increasing the number of bits of an address, and the common indoor unit 3 can be used regardless of the capacity of the outdoor unit 1.例文帳に追加

これにより、複数の室内機３を２種類の識別番号の組み合わせで識別することができ、アドレスのビット数を増やすことなく識別可能な室内機の台数を増やすことができるので、室外機１の容量にかかわらず共通の室内機３を用いることができる。 - 特許庁

A pattern switch unit 15 inputs fixed pattern bits generated by a fixed pattern number generator 14 to an exclusive OR unit 12 based on the address information of the position, where watermark embedment data should be embedded from an embedment position specifying unit 16.例文帳に追加

パターン切替器１５は、埋め込み位置特定器１６からの、透かし埋め込みデータを埋め込む位置のアドレス情報をもとに、情報を埋め込むアドレスに達したときに、固定パターン数発生器１４により発生された固定パターンビットを排他的論理和器１２に入力する。 - 特許庁

The error bit control part 16 has a function for comparing an error amount detected by the error detecting part 15 with a preset regulation amount and requesting the ADSL interface part 14 to reduce the number of bits of each bit when the error amount becomes equal to or greater than the regulation amount.例文帳に追加

エラー・ビット制御部１６は、エラー検出部１５で検出されたエラー量と予め設定された規定量とを比較し、エラー量が規定量以上になるとＡＤＳＬインターフェース部１４に対して各トーンのビット数を減らすように要求する機能を有する。 - 特許庁

During the development of a user program, the bits in the peripheral circuit control register 24 that correspond to the peripheral resources mounted in a product chip are preset whereby an evaluation chip can be made to have functional specifications equivalent to those of the product chip so as to prevent the user program from being developed in the wrong way.例文帳に追加

ユーザプログラムの開発時に、製品チップに搭載される周辺リソースに対応する周辺回路制御レジスタ２４のビットをセット状態に予め設定することで、エバチップの機能仕様を製品チップと等価にすることができ、誤ったユーザプログラムの開発を防止できる。 - 特許庁

When it is possible to perform the exchange between the upper bit and the lower bit to all the bits of the inputted address signal even if endian of the non-volatile memory and endian of an access subject thereof differ, address allocation directions to a data area are equalized in both of the non-volatile memory and the access subject.例文帳に追加

不揮発性メモリのエンディアンとそのアクセス主体のエンディアンとが相違しても、入力アドレス信号の全ビットに対し上位と下位の入れ換えを行えれば、不揮発性メモリとそのアクセス主体との双方でデータ領域に対するアドレス割り当て方向が等しくなる。 - 特許庁

A format conversion part 10 divides each pixel component of image data 2 of a first format expressing gradation of each pixel component with a plurality of bits into a prescribed bit group, and couples the bit group on the basis of bit depth to be converted into the image data of a second format.例文帳に追加

フォーマット変換部１０は、各画素成分の階調が複数ビットで表現される第１のフォーマットの画像データ２の各画素成分を所定のビットグループに分割し、ビットグループをビット深度に基づいて結合して第２のフォーマットの画像データに変換する。 - 特許庁

To provide a pressure switch device capable of saving lines, by making signal lines for transmitting a digital signal, that is input from an analog/digital converter into an arithmetic operation means, to be constant, without being affected by the number of bits and readily summarized.例文帳に追加

アナログ−デジタル変換器から演算処理手段に入力されるデジタル信号を送信するための信号線を、ビットの数に影響されることなく一定にして容易に取りまとめ、省配線を可能とし得る圧力スイッチ装置を提供する。 - 特許庁

The accurate processing of the bit resolution of the image data input to filter processing means 152 and 154 and adder means 155 to the bit higher by ≥2 bits than the bit resolution of the added image data D3 is made possible and the added images of the high quality may be obtained.例文帳に追加

フィルタ処理手段１５２，１５４および加算手段１５５に入力される画像データのビット分解能が加算画像データＤ３のビット分解能よりも２ビット以上高く、精度のよい処理を行なうことができるようになり、高画質の加算画像を得ることができる。 - 特許庁

Higher-order bits A, B used in the present frame display data 119 and the preceding frame data 120, and lower-order bit C used only in the present frame display data 119 are divided into individual memory regions capable of memory control and are stored.例文帳に追加

現フレーム表示データ１１９と前フレーム表示データ１２０で利用する上位ビットＡ，Ｂと、現フレーム表示データ１１９のみで利用する下位ビットＣをメモリ制御が可能な個別のメモリ領域に分けて格納する。 - 特許庁

To provide an semiconductor memory device which does not depend on the structure or the writing voltage, easily decreasing the tip area for the memory part, and realizing the cost reduction of LSI by utilizing peripheral logic circuit, and apparently memorizing a plurality of bits per one memory cell.例文帳に追加

メモリセルの構造、書込み電圧に依存せず、周辺論理回路を利用して見掛け上、メモリセル１セルあたりに複数ビットを記憶させ、容易にメモリ部のチップ面積を縮小して、ＬＳＩの低コスト化を実現する半導体記憶装置を提供する。 - 特許庁

Concerning input PCM data 101 of input p bits, the two output data, corresponding to the nearest representative point to the input PCM data 101 are acquired, by acquiring an high order q-bit value and referring the distortion conversion table 18, on the basis of the value.例文帳に追加

入力されたｐビットの入力ＰＣＭデータ１０１について、上位ｑビットの値を取得し、この値をもとにディストーション変換テーブル１８を参照することで、入力ＰＣＭデータ１０１に最も近い代表点に対応する２個の出力データを取得する。 - 特許庁

Then, the numeric values for each character code obtained by the plaintext encoding means 1b are successively obtained by an encryption means 1d and, by using the value of a register 1c whose initial value is set, the first numeric value is encrypted into an cryptographic value of the same number of bits.例文帳に追加

次に、暗号化手段１ｄにより、平文符号化手段１ｂで得られた文字コード毎の数値が順次取得され、初期値が設定されたレジスタ１ｃの値を用いて、最初の数値が同一ビット数の暗号値に暗号化される。 - 特許庁

To provide a semiconductor memory and a control method for the same which are capable of holding memory of more than 2 bits per memory element even if it is scaled down, performing stable operation, and preventing malfunctions such as a rewrite fault caused by level drop of a power source voltage supplied from outside.例文帳に追加

微細化しても１メモリ素子あたり２ビット以上の記憶保持と安定した動作ができると共に、外部から供給される電源電圧のレベル低下に起因する書換え不良などの誤動作を防止できる半導体記憶装置およびその制御方法を提供する。 - 特許庁

When a communication processing part 11c completes reading data of a predetermined device 4 from a PLC 3, a data acquisition decision part 12b rewrites reading completion monitor bits set in a state monitor region 14b in an operation memory 14 to ON.例文帳に追加

データ取得判定部１２ｂは、通信処理部１１ｃが、ＰＬＣ３からの所定のデバイス４のデータの読み込みが完了すると、作業メモリ１４における状態監視領域１４ｂに設けられた読込完了監視ビットをＯＮに書き替える。 - 特許庁

The 2nd means is provided with a means that obtains a calculated value on the basis of the difference up to prescribed bits, a means that compares the calculated value with the prescribed 1st threshold, and a means that specifies a channel at that time for the reception channel when the calculated value is higher than the prescribed 1st threshold.例文帳に追加

第２の手段は、所定ビットまでの差分に基づいた計算値を求める手段と、計算値を所定の第１のしきい値と比較する手段と、計算値が所定の第１のしきい値よりも大きいときに、そのときのチャネルを受信チャネルであると特定する手段と、を有する。 - 特許庁

At least one code is applied to an information bit of each level in a designated subset among all level sets, the information bit with respect to the level in the designated subset is coded and information bits with respect to levels in subsets that are not designated are not coded.例文帳に追加

レベルの全セットのうち指定されたサブセットにおける各レベルの情報ビットの部分に少なくとも１つの符号を適用し、指定されたサブセットにおけるレベルに対する情報ビットの部分は符号化され、指定されないサブセットにおけるレベルに対する情報ビットの部分は符号化されない。 - 特許庁

Since, while at least one false is contained in output bits of a counter 1 for counting the number of basic clock signals between outputs of an encoder, the output of a NAND circuit 4 is false and the results are looped back to an AND circuit 5, the counter 1 is incremented.例文帳に追加

エンコーダ出力間における基本クロック信号数をカウントするカウンタ１の出力ビットのうち、少なくとも１つの偽が含まれている間は、否定積回路４の出力は真となり、クロック信号とともに論理積回路５にループバックされるため、カウンタ１はインクリメントされていく。 - 特許庁

A memory controller 133 has an accessing means for receiving a request for access to an SDRAM 140 from masters (1 to M) and accessing a bank, corresponding to a bank address indicated by a bit, in a preset bit position among the bits constituting an address included in the access request.例文帳に追加

メモリーコントローラー１３３は、マスター（１〜Ｍ）からのＳＤＲＡＭ１４０へのアクセス要求を受け付け、当該アクセス要求に含まれるアドレスを構成するビットのうち、予め設定されたビット位置のビットが示すバンクアドレスに対応するバンクにアクセスするアクセス手段を有する。 - 特許庁

Based on a rotating angle, effective image size and the number of bits constituting one pixel stored in a rotating angle register 211, area register 212 and image structure register 213, a shift amount is calculated by a shift amount calculating part 23 and applied to a shift circuit 24.例文帳に追加

回転角レジスタ２１１、領域レジスタ２１２および画像構造レジスタ２１３に格納された回転角度、有効画像サイズおよび１画素を構成するビット数に基づいて、シフト量算出部２３でシフト量を算出し、シフト回路２４に与える。 - 特許庁

The serial communication system successively transmits data by every one bit by coupling between a master 1 and a slave 2 by a serial interface 3 only with one wire, transmits the synchronization trigger in order to synchronize data transmission and transmits data with the prescribed number n(>1) of bits between the synchronization trigger and the next synchronization trigger.例文帳に追加

マスター１とスレーブ２の間を１線のみのシリアル・インタフェース３で結合してデータを１ビットずつ順次送信するシリアル通信方式で、同期をとるための同期トリガを送信し、この同期トリガと次の同期トリガとの間に所定数ｎ（＞１）ビットのデータを送信する。 - 特許庁

To provide a discontinuous transmission bit processing method for a multirate modulation scheme for transmitting discontinuous transmission bits by defining an average value of I and Q signal axes as an allocation signal to a signal set fixedly having remaining bit values except for an inserted DTX bit.例文帳に追加

挿入されたＤＴＸビットを除いた残りのビット値を固定的に有する信号集合に対して、Ｉ及びＱ信号軸に対する平均値を割当信号にして、非連続伝送ビットを伝送する多重レベル変調方式のための非連続伝送ビット処理方法を提供しようとする。 - 特許庁

A CRC protection object bit group revision means 1 revises a protection object bit group depending on a transmission line error rate for each transmission frame and a CRC generation polynomial revision means 5 revises a generation polynomial in response to the protection object bit group to revise the number of bits.例文帳に追加

伝送フレーム毎の伝送路誤り率に応じて、ＣＲＣ保護対象ビット群変更手段１で保護対象ビット群を変更し、保護対象ビット群に応じて、ＣＲＣ生成多項式変更手段５で生成多項式を変更してビット数を変更する。 - 特許庁

To provide a defective bit evading method for a semiconductor device, by which the semiconductor device such as a microcomputer with a CPU and a memory formed on a single semiconductor board is delivered as a product even with a large number of defective bits, an yield is improved, and relief is efficiently performed.例文帳に追加

ＣＰＵとメモリを単一の半導体基板上に形成したマイクロコンピュータ等の半導体装置において、不良ビットの個数が多い場合でも製品として出荷することができ、歩留まりが向上し、救済効率の良い半導体装置の不良ビット回避方法及び半導体装置を提供する。 - 特許庁

Burst read is requested for a memory controller by specifying a read address AR1 where lower three bits of a read address AR0 are masked by "0", from print image data stored in the first storage section 35b of a main memory 35.例文帳に追加

メインメモリー３５の第１格納部３５ｂに格納された印刷イメージデータから、リードアドレスＡＲ０の下位３ビットを「０」でマスクした読出アドレスＡＲ１を指定してメモリーコントローラーに対してバーストリード要求を行う。 - 特許庁

When the system detects an idle channel, the system replaces an adaptive differential pulse code modulation system for an optional input voice signal with a pulse code modulation system and increased number of bits is transmitted through an idle channel in the voice signal transmission method and the voice signal transmission system.例文帳に追加

空きチャネルを検出すると、任意の入力音声信号の符号化方式を適応差分パルス符号変調方式からパルス符号変調方式に切り替え、増加したビット分を空きチャネルで伝送する音声信号伝送方法及び音声信号伝送システムである。 - 特許庁

ATM terminal equipment 11 and 13 reproduce data streams from the divided frames while ignoring additional bits to a (down) ATM cell and with the reception timing of that (down) ATM cell as a reference, an (up) ATM cell is generated and outputted to the radio terminal equipment 12 and 14.例文帳に追加

ＡＴＭ端末機１１及び１３は、分割フレームから付加ビットを無視したデータ列をＡＴＭセル（下り）に再生し、そのＡＴＭセル（下り）の受信タイミングを基準としてＡＴＭセル（上り）を生成して無線端末機１２及び１４に出力する。 - 特許庁

The digital data transmission part 2 transmits the digital data D through a first data line DAT0 alone by 1 bit each in a first transmission mode, while transmits them through all the data lines DAT0-3 by 4 bits each in a second transmission mode.例文帳に追加

ディジタルデータ通信部２はディジタルデータＤを、第一の通信モードでは第一のデータ線ＤＡＴ０のみを通し１ｂｉｔずつ伝送し、第二の通信モードでは全データ線ＤＡＴ０〜３を通し４ｂｉｔずつ伝送する。 - 特許庁

The data inserting part 15 respectively adds noise data and inserts bits of data for release into a noise data insertion position in the determined noise data insertion block and an insertion position of the data for release in the determined insertion block of data for release.例文帳に追加

データ挿入部１５は、決定されたノイズデータ挿入ブロックにおけるノイズデータ挿入位置、決定された解除用データ挿入ブロックにおける解除用データの挿入位置に、それぞれ、ノイズデータを加算し、また解除用データのビットを埋め込む。 - 特許庁

This data conversion apparatus includes a first data converter for reducing the number of bits of an input signal, a second data converter for converting the format of the first output signal, and a third data converter for conversion into a code which corresponds to the history of the output from the second data converter.例文帳に追加

入力信号のビット数を低減する第1のデータ換器と，前記第１の出力信号のフォーマットを変換する第2のデータ変換器と，前記第2のデータ変換器出力の履歴に応じた符号に変換する第3のデータ変換器を有する，データ変換装置を提供する。 - 特許庁

To provide an OFDM transmission apparatus whereby an OFDM receiving apparatus requires only a small computation complex in the case of performing macro diversity reception, causes small deterioration in channel estimate accuracy due to interference, is enough for simple control, and can reduce a bit error rate after decoding bits generated by communication path coding.例文帳に追加

受信機側でマクロダイバーシティ受信を行う場合に計算量が少なく、干渉によるチャネル推定精度の劣化が小さく、制御が簡単で、通信路符号化により生成したビットの復号後ビット誤り率を低減出来るＯＦＤＭ送信機を提供する。 - 特許庁

To provide a system wherein a verifying side such as an RFID reader is not allowed to have secret information and validity of ID information is verified off-line, and even a small RFID tag which transmits only information of hundreds of bits guarantees the validity of ID information.例文帳に追加

ＲＦＩＤリーダ等，検証する側に秘密情報を持たせず，オフラインでＩＤ情報の正当性を検証し，且つ数百ｂｉｔの情報しか送信することができない小型のＲＦＩＤタグでもＩＤ情報の正当性を保証するシステムを提供すること。 - 特許庁

The magneto-optical recording medium 6 in which information bits are recorded by varying the directions of magnetization is irradiated with light beams generated from the laser light source of a semiconductor laser 1, and magnetic field is applied to the irradiated portion by a magnetic head 7, then information is magneto-optically recorded.例文帳に追加

磁化の向きの違いによって情報ビットを記録する光磁気記録媒体６に対して、半導体レーザ１のレーザ光源から光ビームを照射すると共にその照射部分に磁気ヘッド７にて磁界を印加して光磁気的に情報を記録する。 - 特許庁

To provide an analog multiple wave inverter wherein a rated current level or more is set to a single transformer by a multiple wave system, an overcurrent and harmonics are prevented, and an analog sine wave is approached to the utmost by increasing the number of bits of a false sine wave by a D/A converter.例文帳に追加

単体一つのトランスに多重波システムによって定格以上のアンペアを設定でき過電流及び高調波対策とＤ−Ａコンバータによる疑似正弦波のビット数の増加することにより極力アナログ正弦波に近ずける課題 - 特許庁

The gradation prescribing bit string GPB consists of bits which correspond to a plurality of points of time within the selection period in time series and indicate whether each of these points of time is a point of time when a period corresponding to some gradation has elapsed after the start of the selection period or not.例文帳に追加

階調規定ビット列ＧＰＢは、選択期間内の複数の時点に時系列的に対応するビットであって、これらの各時点が当該選択期間の開始からいずれかの階調に応じた時間長を経た時点に該当するか否かを示すビットからなる。 - 特許庁

The host PC computing element 411 adds or subtracts the current value of the host PC 403 and the value of high-order 29 bits of the PC relative value or the number of carry from the slave PC computing element 405 as the case may be and sends the operated result to the host PC 403 as an update value.例文帳に追加

上位ＰＣ演算器４１１は、現在の上位ＰＣ４０３の値と、ＰＣ相対値の上位２９ビットの値と、場合により下位ＰＣ演算器４０５からの桁上り数とを加算叉は減算し、その演算結果を更新値として上位ＰＣ４０３に送る。 - 特許庁

The specific pieces of information relating to the manufacture of the ink container stored in storage elements 80K and 80F to be mounted onto ink cartridges 107K and 107F are stored at specific addresses that respectively occupy a combination of minimum bits required for the storage of respective corresponding pieces of information.例文帳に追加

インクカートリッジ１０７Ｋ、１０７Ｆに搭載の記憶素子８０Ｋ、８０Ｆに記憶するインク容器の製造に関連する情報を、各情報に応じてその情報を記憶するために要求される最低限度のビット数領域の組み合わせにて各アドレスに格納する。 - 特許庁

8-bit read data RD outputted from a terminal DO of an SRAM 11 is divided by 4 bits, and they are connected to data output terminals 4a and 4b through selectors 14a and 14b and three-state output buffers 15a and 15b respectively.例文帳に追加

ＳＲＡＭ１１の端子ＤＯから出力される８ビットの読み出しデータＲＤを、４ビットずつに分離し、それぞれセレクタ１４ａ，１４ｂと３ステートの出力バッファ１５ａ、１５ｂを介してデータ出力端子４ａ，４ｂに接続する。 - 特許庁

An added information generating portion 110 generates index information by combining the number of bits held in the encoded amount counter 109 and the prediction value outputted by the component value prediction portion 106 upon decoding the timing of a partial decoding starting point.例文帳に追加

付加情報生成部１１０は、部分復号開始点の復号するタイミングになったとき、符号量カウンタ１０９に保持されている累積ビット数と、成分値予測部１０６が出力した予測値とを組にしてインデックス情報を生成していく。 - 特許庁

A control section controls timings between each slot period of a transmission slots, ramp down, guard bits, ramp up and reception slots to control generation of a reception power ON/OFF signal 210, a PLL control signal 211, and a switch control signal.例文帳に追加

制御部は、送信スロット、ランプダウン、ガードビット、ランプアップ、受信スロットの各スロット期間のタイミングを管理し、受信電源ＯＮ／ＯＦＦ信号２１０、ＰＬＬ制御信号２１１、スイッチ制御信号２１２の発生を制御する。 - 特許庁

The CCD-RAW data stored in the memory 58 are read out of the memory 58 to a random noise embedding circuit 66 wherein random noise is embedded in an area of the invalid data of low-order 4 bits and afterwards the data are recorded on a memory card 64.例文帳に追加

メモリ５８に記憶されたＣＣＤ−ＲＡＷデータは、メモリ５８からランダムノイズ埋め込み回路６６に読み出され、ここで下位４ビットの無効データの領域にランダムノイズが埋め込まれたのちメモリカード６４に記録される。 - 特許庁