「bits」に関連した英語例文の一覧と使い方(114ページ目) - Weblio英語例文検索

Further, this refresh control circuit 31 generates a refresh address to supply to the memory macro 1c of the maximum capacity, and also has a refresh address generator to supply the higher bits of the refresh address to other memory macros 1a having smaller capacities as the refresh address.例文帳に追加

さらに、リフレッシュ制御回路３１は、最も大きな容量のメモリマクロ１ｃに対するリフレッシュアドレスを生成してメモリマクロ１ｃに対して供給するとともに、リフレッシュアドレスのうち上位の所定ビットを、容量規模の小さい他のメモリマクロ１ａ等に対するリフレッシュアドレスとして供給するリフレッシュアドレス生成回路を備える。 - 特許庁

A data steering circuit 310 connects with N sub-channels of a memory, and dynamically operates memory access type data including the tiled or untiled memory access according to the access control signal, the address bits having been adjusted, and sub-channel identifiers associated with N sub-channels.例文帳に追加

データステアリング回路３１０は、メモリにおけるＮ個のサブチャネルに接続し、アクセス制御信号、調整済みアドレスビット、および、Ｎ個のサブチャネルに関連付けられたサブチャネル識別子に従い、タイル状および非タイル状メモリアクセスを含むメモリアクセスタイプのデータを動的に操作する。 - 特許庁

The storage device has: a semiconductor nonvolatile memory storing multiple bits in each memory cell; a semiconductor volatile memory; a controller part for accessing the semiconductor nonvolatile memory and semiconductor volatile memory; a power supply detection circuit; a voltage holding circuit; and a power supply switch control circuit.例文帳に追加

記憶装置は、１つのメモリセルに複数ビットの記憶が可能とされた半導体不揮発性メモリと、半導体揮発性メモリと、上記半導体不揮発性メモリ及び半導体揮発性メモリに対してメモリアクセスを行うコントローラ部と、電源検出回路と、電圧保持回路と、電源切替制御回路とを有する。 - 特許庁

The newly created symbol constellation may be stored in a storage medium, such as volatile or non-volatile storage, or also immediately used for data transmission by mapping bits of data to the symbol constellation and by transmitting the mapped data to a receiver of a frequency domain parallel modulation system.例文帳に追加

新しく作成されたシンボル配置は、記憶媒体、例えば、揮発性又は不揮発性記憶装置の中に記憶されるか、データのビットをシンボル配置にマッピングし、マッピングされたデータを周波数領域並列変調システムの受信機に送信することによって、データ送信のために即時に使用されてもよい。 - 特許庁

This structure of an underground heat utilization method, includes a mechanism capable of burying the plurality of U-tubes PU simultaneously in the ground in a short time by simultaneously performing digging by bits while continuously injecting the water jet cutter water, and improving heat collecting effect of the U-tubes PU by performing back-filling with cement milk.例文帳に追加

複数のＵチューブＰＵを同時に地盤へ、ウオータージェットカッター水を連続的に噴射しつつ同時にビットによる掘削ができ、埋め戻しはセメントミルクによりＵチューブＰＵの集熱効果向上が図れる、短期間で埋設施工が可能な優れた機構を含む地中熱利用方法の構造。 - 特許庁

To provide a radio communication device and a radio communication method which can quickly transmit a systematic bit to be used for decoding to a receiving side even if transmission timing for a sub-frame including many systematic bits (such as sub-frame with RV=0 in a first transmission of SI) and information having higher priority to the sub-frame are overlapped.例文帳に追加

システマチックビットを多く含むサブフレーム（ＳＩの初回送信におけるＲＶ＝０のサブフレームなど）に対して、それよりも優先して送信すべき情報の送信タイミングが重複した場合であっても、受信側に対して、復号に用いるシステマチックビットを早急に送信することのできる無線通信装置及び無線通信方法を提供する。 - 特許庁

The circuit board 120 has: three amplifiers 10, 12, and 14 amplifying the potential difference between the two spots; an ADC 24 converting output voltages of these amplifiers into digital data in predetermined bits; and a current detection processing portion 30 detecting the current running through the bus bar 110 based on the digital data to be output from the ADC 24.例文帳に追加

回路基板１２０は、２箇所の電位差を増幅する３つの増幅器１０、１２、１４と、これらの増幅器の出力電圧を所定ビット数のデジタルデータに変換するＡＤＣ２４と、ＡＤＣ２４から出力されるデジタルデータに基づいてバスバー１１０を流れる電流を検出する電流検出処理部３０とを搭載している。 - 特許庁

The communication apparatus includes: a memory for holding a waveform table showing sample values of a time waveform about each bit pattern of a bit string of a plurality of bits; a waveform reader for reading a sample value of a time waveform corresponding to a bit pattern of an input bit string from the waveform table; and a converter for converting the read sample value of the time waveform into an analog signal.例文帳に追加

通信装置は、複数ビットのビット列の各ビット・パターンについて、時間波形のサンプル値を示す波形テーブルを保持する記憶手段と、入力ビット列のビット・パターンに対応する時間波形のサンプル値を前記波形テーブルから読み出す波形読み出し手段と、前記読み出した時間波形のサンプル値をアナログ信号に変換する変換手段とを備えている。 - 特許庁

The quantum computer (1a) includes light supply means (13, 17) for supplying laser beams, a means (11) for generating two-dimensionally a plurality of near field light beams on at least one plane from the laser beams received from the light supply means and the quantum bits (25, 31) formed by trapping atoms respectively in the proximity field light beams.例文帳に追加

量子計算機（１ａ）は、レーザ光を供給する光供給手段（１３、１７）と、光供給手段から受けたレーザ光により少なくとも１つの平面上に２次元状に複数の近接場光を発生させる手段（１１）と、各近接場光に原子をトラップすることにより構成された量子ビット（２５、３１）とを備える。 - 特許庁

If the numbers of bits of DCI formats computed in step S100 are equal and there is a DCI format arranged in the area where the common search area overlaps the mobile station apparatus specific search area in step S102, the mobile station apparatus and the base station apparatus insert one bit into any one of DCI formats (step S103).例文帳に追加

ステップＳ１０２において、ステップＳ１００で計算したＤＣＩフォーマットそれぞれのビット数が同じであり、共通探索領域と移動局装置固有探索領域が重複する領域に配置するＤＣＩフォーマットがある場合、移動局装置と基地局装置は、どちらかのＤＣＩフォーマットに１ビットを挿入する（ステップＳ１０３）。 - 特許庁

To provide a wireless communication system in which, in the case where a common search area overlaps a mobile station apparatus specific search area and the numbers of bits of DCI formats transmitted in the common search area and the mobile station apparatus specific search area are equal, a mobile station apparatus is allowed to identify the kind of the DCI format.例文帳に追加

共通探索領域と移動局装置固有探索領域が重複し、共通探索領域と移動局装置固有探索領域それぞれで送信されるＤＣＩフォーマットのビット数が同じ場合に、移動局装置がＤＣＩフォーマットの種類を識別することができる無線通信システムを提供する。 - 特許庁

To reduce cost by providing a function of re-generating one or more specific cryptographic keys, since an information processing system uses one or more cryptographic keys to encrypt/decrypt information, but when these keys are large keys (e.g., a pair of RSA keys of 2,048 bits), storage of the keys in a storage device increases the cost per system.例文帳に追加

情報処理システムは、１以上の暗号化鍵を用いて情報を暗号化、復号化するが、これらの鍵が大きな鍵（例えば一対の２０４８ビットのＲＳＡ鍵）の場合、記憶装置に格納することでシステム当たりのコストを上昇させるため、１以上の固有の暗号化鍵を再生成する機能を提供して、コスト低減する。 - 特許庁

An instruction fetch part (FTC) for discriminating whether an instruction code is a prefix code or another instruction code and outputting the discrimination result and an instruction code of 16 bits is adopted, and decoders (BDYDEC1, BEYDEC2) for decoding the instruction code based on the discrimination result and decoders (PRFDEC1, PRFDEC2) for decoding a prefix code are separately arranged.例文帳に追加

命令コードに対して、プレフィックスコードか、それ以外の命令コードかを判定し、その判定結果と前記１６ビットの命令コードとを出力する命令フェッチ部（ＦＴＣ）を採用すると共に、その判別結果に基づいて命令コードデコードするデコーダ（ＢＤＹＤＥＣ１，ＢＤＹＤＥＣ２）とプレフィックスコードをデコードするデコーダ（ＰＲＦＤＥＣ１，ＰＲＦＤＥＣ２）とを別々に配置する。 - 特許庁

CPU 25, ROM 26 and RAM 27 preset an initial value of random number using the serial number of the stamp making device 3, then generate a random number based on the initial value of the random number, and transforms the bit data by modifying some of the bits of bit data representing the imprint image according to the types of transformation corresponding with the random numbers.例文帳に追加

ＣＰＵ２５、ＲＯＭ２６、ＲＡＭ２７がスタンプ作成装置３の製造番号を用いて乱数初期値を設定し、前記乱数初期値から乱数を生成し、前記乱数に対応する変形種類に基づき印影画像を表すビットデータの一部ビットを変更することによりビットデータを変形する。 - 特許庁

A semiconductor device is provided with: a relief address generation circuit 110 which generates relief address information on the basis of a plurality of data bits DQ2 supplied in time series from outside via a first terminal; and a programming circuit 120 which writes, into one of fuse sets XSET1 to XSETm and YSET1 to YSETn, the relief address information generated by the relief address generation circuit 110.例文帳に追加

第１の端子を介して外部から時系列的に供給される複数のデータビットＤＱ２に基づいて救済アドレス情報を生成する救済アドレス生成回路１１０と、救済アドレス生成回路１１０によって生成された救済アドレス情報をいずれかのヒューズセットＸＳＥＴ１〜ＸＳＥＴｍ，ＹＳＥＴ１〜ＹＳＥＴｎに書き込むプログラミング回路１２０とを備える。 - 特許庁

A transmitter 10 includes: MFSK sections 12-1 to 12-n_T for performing frequency shift keying on data bits 11-1 to 11-n_T; zero inserting sections 13-1 to 13-n_T for performing zero insertion as guard interval on a frequency-shift keyed signal after the frequency shift keying; and transmission antennas Tx.1 to Tx.n_T.例文帳に追加

送信機１０は、データビット１１−１〜１１−ｎ_Ｔに対して周波数偏移変調を行うＭＦＳＫ変調部１２−１〜１２−ｎ_Ｔ、周波数偏移変調後の信号に対してガードインターバルとしてゼロ挿入を行うゼロ挿入部１３−１〜１３−ｎ_Ｔ、送信アンテナＴｘ．１〜Ｔｘ．ｎ_Ｔを備える。 - 特許庁

In the allocation circuit 1c, a write circuit part 10 is formed for each bit line to output parity bits D9-D12 in write data WD to a bit line in which a defective memory cell is not formed but a normal memory cell is formed, based on bit line selection information SL which shows whether it is a bit line in which the defective memory cell is formed in the memory cell on the bit line.例文帳に追加

割付回路１ｃには、各ビット線について、ビット線上のメモリセルに不良メモリセルが形成されたビット線か否かを示すビット線選択情報ＳＬに基づいて、ライトデータＷＤ中のパリティビットＤ９〜Ｄ１２を、不良メモリセルが形成されていない正常なメモリセルが形成されているビット線に出力する書込回路部１０を設けた。 - 特許庁

In the waveform-measuring device, a plurality of cursors having equal intervals, and having the number corresponding to the number of bits of serial data to be measured are displayed, and each interval between the cursors is adjusted corresponding to a bit rate of the serial data, and the cursors are moved, while keeping each interval, and a head cursor is aligned to a start bit of the serial data, and the logic level at each cursor position is measured.例文帳に追加

計測するシリアルデータのビット数に対応する本数を有し、間隔が等しい複数のカーソルを表示し、これらのカーソルの間隔をシリアルデータのビットレートに応じて調整すると共に、その間隔を保ったまま移動して先頭のカーソルをシリアルデータのスタートビットに合わせ、各カーソル位置のロジックレベルを計測する。 - 特許庁

A bit embedding timing determination circuit 13 determines timing for embedding bits 102 for starting synchronous compression coding in a speech baseband signal 101 outputted from a speech baseband signal transmission system circuit 11, and determines at what timing of the input speech baseband signal 101 to make a speech compression system circuit 12 perform compression coding, and directs the timing to a bit superposition circuit 14.例文帳に追加

ビット埋め込みタイミング決定回路１３は音声ベースバンド信号送出系回路１１から出力される音声ベースバンド信号１０１に同期圧縮符号化スタートのためのビット１０２を埋め込むタイミングを決定し、音声ベースバンド信号１０１の入力のどのタイミングで音声圧縮系回路１２に圧縮符号化させるかを決定し、そのタイミングをビット重畳回路１４へ指示する。 - 特許庁

To provide a method and a system used for accessing a designated cache line by using previously decoded base address offset bits stored with a register file, which eliminate the need to execute entire address decoding in a cache access path and replace an address generation adder multiple logic with a single-level rotation device/multiplexer logic.例文帳に追加

レジスタファイルによって格納された、以前に復号されたベースアドレスオフセットビットを用いて、指定されたキャッシュラインにアクセスし、キャッシュアクセス経路において全アドレス復号を実行する必要性を無くし、アドレス発生加算器の多レベル論理を単一レベルの回転装置／マルチプレクサ論理によって置換するための方法およびシステムを提供する。 - 特許庁

Preferably the track field of the first type employing gray code encoding includes gray code bits sufficiently to identify the full track number, the N-th (N is ≥2) servo sector is the track field of the first type and all the servo sectors between them are track fields of the second type.例文帳に追加

好ましくは、グレーコード・エンコードが用いられて、第１のタイプのトラックフィールドは、フルトラック番号を識別するのに十分なグレーコード・ビットを含み、各Ｎ番目（Ｎは少なくとも２である）のサーボセクタは、第１のタイプのトラックフィールドであり、これらの間のすべてのサーボセクタは、第２のタイプのトラックフィールドである。 - 特許庁

The digital signal of plural bits outputted from an internal circuit is inputted via an internal bus to one of D/A converters 28-34 by a multi- level interface provided n a microcomputer 2, and the digital signal is converted to an analog multi-level signal and outputted to the connected semiconductor integrated circuit device.例文帳に追加

マイクロコンピュータ２に設けられた多値インタフェースが、内部回路から出力された複数ビットのデジタル信号を、内部バスを介してＤ／Ａ変換器２８〜３４のいずれかに入力され、そのデジタル信号をアナログの多値信号に変換して接続された半導体集積回路装置に出力する。 - 特許庁

In the liquid crystal driving circuit composing a liquid crystal display, high quality display is realized by arranging a dither processing circuit for performing optimal color subtraction processing of picture data having more gradation information than the colors displayable by a liquid crystal display at the preceding stage of display memory or an error diffusing circuit, and thereby distributing gradation components (brightness components) composed of lower order bits to adjacent pixels.例文帳に追加

液晶ディスプレイを構成する液晶駆動回路において、表示メモリの前段に液晶ディスプレイの表示可能色よりも、多くの階調情報を有する画像データを最適に減色処理するディザ処理回路もしくは、誤差拡散回路を設けることで、下位ｂｉｔで構成されていた階調成分（輝度成分）を隣接画素に分配し、高画質表示を実現する。 - 特許庁

To reduce the power consumption required for precharging the bit line by dividing the word line by one bit or a plurality of bits to provide the local word lines, providing a sense amplifier to each block divided and the shortening the activation time of local word lines by non-activating the local word lines for each block based on the sense end signal.例文帳に追加

ワード線を１または複数ビット単位に分割してローカルワード線とし、分割したブロック毎にセンスアンプを設け、センス終了信号に基づいてブロック毎にローカルワード線を非活性化することで、ローカルワード線の活性化時間を短縮し、これによりビット線プリチャージに要する消費電力を低減する。 - 特許庁

Image data stored in a frame memory 2 are properly read out and the image data of a reference block are supplied to a bit mask circuit 21, which sets the data of bits to '0' from the LSB to the MSB by as many as specified with the control signal from a power control circuit 23 and supplies them to a moving vector detecting circuit 11.例文帳に追加

フレームメモリ２に記憶されている画像データは、適宜読み出され、そのうちの基準ブロックの画像データは、ビットマスク回路２１に供給され、そこで、電力制御回路２３からの制御信号により指定された数分だけ、LSBからMSBに向かう順番で、ビットのデータが”０”と設定され、動きベクトル検出回路１１に供給される。 - 特許庁

The liquid crystal driver device and the liquid crystal display device are constituted so as to reduce the vertical size of an area occupied by gradations voltage signal lines by sharing redundant MOS transistors and wiring between adjoining gradation voltage signal lines, in decoding areas of higher order bits A, B except a lower order bit C in a decoder part 20 corresponding to a truth table.例文帳に追加

真理値表に対応するデコーダ部２０の最下位ビットＣを除く上位ビットＡ，Ｂのデコード領域において、隣接する階調電圧信号線の間の冗長なＭＯＳトランジスタ及び配線を共通化させた構成により、階調電圧信号線の占める領域の縦方向のサイズを縮小させる液晶ドライバ装置及び液晶表示装置。 - 特許庁

To provide a semiconductor integrated circuit device in which the cost of a test can be reduced due to the cost reduction of a tester by reducing a capacity of an expected value memory in the tester, in the semiconductor integrated circuit device frovided with the memory with multiple bits of word lengths and a BIST (Build In Self Test) circuit for testing the memory.例文帳に追加

語長を複数ビットとするメモリと、該メモリのテストを行うためのＢＩＳＴ回路を備える半導体集積回路装置であって、テスタ内の期待値メモリの容量を削減し、テスタのコスト削減によるテストのコスト削減を図ることができる半導体集積回路装置を提供する。 - 特許庁

The BCA information recording method, in which recording laser control correction to the BCA outside a user data recording area is performed and at the time of recording BCA information mark as the recording method, a recording strategy is introduced and thereby, the magnitude of bits is controlled to eliminate distortion of a reproduction signal and the large reproduction signal is made obtainable, and the optical disk are provided.例文帳に追加

ユーザーデータ記録領域外のＢＣＡへの記録レーザ制御補正を行い、記録方法としてＢＣＡ情報マークを記録する際に記録ストラテジーを導入することでピットの大きさを制御して再生信号が歪み無く、且つ、大きな再生信号が得られるようにすることができるＢＣＡ情報記録方法及び光ディスクを提供する。 - 特許庁

Besides, the ground electrode 13 is energized to the front side of inserting direction by a torsion spring 15 and when mounting the PC card onto the card slot (for 16 bits) corresponding to a prescribed high driving voltage, the projection 13B in the projection housing hole 9 is moved to the rear side in inserting direction against the spring force of the torsion spring 15.例文帳に追加

また、グランド電極１３はねじりばね１５によって挿入方向の前側に付勢され、ＰＣカードを所定の高駆動電圧対応のカードスロット（１６ビット用）に装着するとき、ねじりばね１５のばね力に抗して突起収容孔９内の突起１３Ｂは挿入方向の後側に移動する。 - 特許庁

The increase in cost is suppressed by using a memory block 31 storing high-order bits of a luminance signal and then reducing the capacity and size of a memory needed for overdrive driving, and the range of a voltage transmitted to a display electrode by a driving circuit 33 is made larger than the range of a voltage based upon the luminance signal to perform animation display wherein effective overdrive driving is achieved.例文帳に追加

輝度信号の上位ビットを格納するメモリブロック３１を用いることにより、オーバードライブ駆動を行うために必要なメモリの容量およびサイズを縮小してコストアップを抑制し、駆動回路３３により表示電極に伝達される電圧の範囲を輝度信号に基づく電圧の範囲以上とすることにより、効果的なオーバードライブ駆動を実現した動画表示を行うことができる。 - 特許庁

For the calculated residual, a coding parameter selection section 190 selects per time, from a plurality of coding parameters each indicating a combination of a lower bit length of fixed length coding and a type of variable length coding for the remaining upper bits, the one indicating a combination that produces the shortest code length of past residuals when coding the past residuals rather than the calculated residual.例文帳に追加

符号化パラメータ選択部１９０は、算出された残差に対して、固定長符号を用いる下位ビット長と残りの上位ビットに用いる可変長符号の種別との組み合わせを示す複数の符号化パラメータのうち、当該残差より過去の残差を符号化した場合に当該過去の残差の符号長が最も短くなる組み合わせを示すものを時刻ごとに選択する。 - 特許庁

Therefore, two bits of the main signal to be sent in a time slot to insert the CRV 0 (CRV display time slot) and the next time slot are made into two-bit code by prescribed rules and this two-bit code is transmitted by using the first half and the latter half of the next time slot (compression time slot).例文帳に追加

更に、主信号を重畳信号のＣＲＶ０で置き換えると、元の主信号が送れなくなるので、ＣＲＶ０を入れるタイムスロット（ＣＲＶ表示タイムスロット）と次のタイムスロットで送られるべき主信号２ビットを所定の規則で２ビット符号化し、この２ビット符号を次のタイムスロット（圧縮タイムスロット）の前半と後半を用いて伝送する符号化方法とした。 - 特許庁

The modulator includes a direct modulation synthesizer circuit, a reference frequency oscillator for providing an input reference signal to the direct modulation synthesizer circuit for locking the carrier frequency to a stable frequency, and a pre-emphasis unit for receiving data bits and for producing a modulating signal for direct modulation of the direct modulation synthesizer circuit, the modulation signal having data bit dependent voltage levels.例文帳に追加

直接変調シンセサイザ回路と、搬送周波数を、ある安定した周波数にロックするために、直接変調シンセサイザ回路に入力基準信号を供給するための基準周波数発振器と、データ・ビットを受信し、直接変調シンセサイザ回路の直接変調のための、データ・ビット依存電圧レベルを有する変調信号を生成するためのプリエンファシス・ユニットとを含む変調器。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

When a power-saving mode signal PS is supplied, this color liquid crystal display is driven by applying a power source voltage VDD selected based on each of the highest order bits MSB1-MSB528 of display data PD'1-PD'528 or the ground voltage GND to the corresponding data electrodes of the color liquid crystal display 1 as the data signals.例文帳に追加

このカラー液晶ディスプレイの駆動方法は、省電力モード信号ＰＳが供給された場合には、表示データＰＤ'_１〜ＰＤ'_５２８の各最上位ビットＭＳＢ_１〜ＭＳＢ_５２８に基づいて選択した電源電圧Ｖ_ＤＤ又は接地電圧ＧＮＤをデータ信号としてカラー液晶ディスプレイ１の対応するデータ電極に印加する。 - 特許庁

An input value generation unit generates a plurality of partial multiplication results of divided multiplicand data and multiplier data obtained by dividing multiplicand data and multiplier data for each predetermined decode unit as decode data that indicates a value being different from a fixed value which has a wider data width than the divided multiplicand data and the multiplier data by a predetermined number of bits.例文帳に追加

入力値生成部は所定のデコード単位ごとに被乗数データおよび乗数データを区切って、区切られた被乗数データおよび乗数データの複数の部分乗算結果を、区切られた被乗数データおよび乗数データよりも広いデータ幅を有する固定値から所定ビット数だけ異なる値を示すデコードデータとして生成する。 - 特許庁

Transmission data streams are grouped by defining the combination (b1, b2) of data bits to be transmitted from one part or whole part of a plurality of transmission antennas at the same time as one group, and transmission data streams are grouped, and transmission processing including at least one of bit repetition processing and retransmission processing is performed in the group (bit combination) units.例文帳に追加

複数の送信アンテナの一部又は全部から同時刻に送信すべきデータビットの組み合わせ（ｂ１，ｂ２）を１グループとして送信データストリームをグループ化し、当該グループ（ビット組み合わせ）単位で、ビット繰り返し処理及び再送処理の少なくともいずれかを含む送信処理を行なうようにする。 - 特許庁

To provide a wireless burst signal transmission system in which switching is made appropriately between (control 1) for optimizing the number of bits being added per symbol depending on reception success probability of a reception success notification signal and (control 2) for performing split transmission control of a burst signal, depending on the state of a propagation path between a base station and a terminal.例文帳に追加

基地局と端末の間の伝搬路の状態に応じて、受信成功通知信号の受信成功確率に応じてシンボルあたりに付加するビット数を最適にする（制御１）と、バースト信号の分割送信処理を行う（制御２）の切り替えを適切に行う無線バースト信号伝送システムを提供する。 - 特許庁

By that the index to specify the data recordable area is recorded in the manner of changing a land to a pit and inverting a part of bits of a specified block, the capacity is easily expanded by changing this index, even when the recording speed is improved and the recording amount per unit time is increased.例文帳に追加

ランドをピットに変化させて所定ブロックの一部のビットを反転させてデータ記録可能領域を特定するインデックスが記録されることから、記録速度が向上し単位時間当たりの記録量が増加したときにも、このインデックスを変更することで、容易に容量を拡張することができる。 - 特許庁

The compression device and the decompression device for probability-statistical encoded data on which variable length coding is performed in accordance with an appearance frequency, in which, in an order starting from the maximum appearance frequency, characters are represented with different numbers of bits and registered in distinguishable tables so as to be easily specified, thereby performing compression and decompression at high speed and with high efficiency.例文帳に追加

出現頻度の多い順に文字を異なるビット数で表すとともに、区別したテーブルに登録して特定しやすくする事により、高速に且つ高効率に圧縮復元することを可能とした、出現頻度に応じて可変長符号化する確率統計型符号化データの圧縮装置及び復元装置を提供する。 - 特許庁

A data line-driving circuit 140 includes: an X shift register 142 which selects, in prescribed order, blocks in which data lines 114 are collected for every eight lines, in the period of time in which scanning lines 112 are selected; and A/D conversion circuits 144 which convert the voltages of analog signals An supplied to a signal line 152 to 8-bit data bits.例文帳に追加

データ線駆動回路１４０は、走査線１１２が選択される期間にデータ線１１４を８本毎にまとめたブロックを、所定の順番で選択するＸシフトレジスタ１４２と、信号線１５２に供給されたアナログ信号Ａnの電圧を８ビットのデータビットに変換するＡ／Ｄ変換回路１４４とを含む。 - 特許庁

A selection circuit 14 receives the decision signal JD and selectively outputs either data of a first representation format obtained by adding a decision bit to the dimensional data DX or data of a second representation format obtained by adding the decision bit to complement data/DX generated as inverted data of the dimensional data DX on the basis of the number of changed bits.例文帳に追加

選択回路１４は、この判定信号ＪＤを入力し、ビットの変化数に基づいて、次元データＤＸに判定ビットを付加した第１表現形式のデータ及び次元データＤＸの反転データとして生成された補数データ／ＤＸに判定ビットを付加した第２表現形式のデータのうち何れか一方を選択出力する。 - 特許庁

When the consecutive six bits of dominant of the communication received from the process input/output parts 6-8 appears equal to or more than setting number of times in a setting time period, a communication line connecting between the first and second transceivers and transmitting the communication from the process input/output part 6 to the process control controller 1 is disconnected.例文帳に追加

プロセス入出力部６〜８から受信した通信のドミナントが、設定時間内に設定回数以上、６ビット連続した場合には、第１のトランシーバと第２のトランシーバを接続してプロセス入出力部６からプロセス制御コントローラ１への通信を伝送している通信回線を切断する。 - 特許庁

A practical tone number is increased by expanding (n)-bit input image data by α bits by an original data bit expanding unit (5) and smoothing a gradation increased by the bit expansion (6) by a linear (m)-order ε filter unit by using an (m)-order linear horizontal ε filter for (n+α)-bit original data.例文帳に追加

原データビット拡張部によりｎビットの入力画像データをαビット分ビット拡張し（５）、一次元ｍ次εフィルタ部によりｎ＋αビットの原データに対してｍ次の一次元水平εフィルタを用いてビット拡張により増えた階調を平滑化する（６）ことで、実効的な階調数を増やす。 - 特許庁

In this case, the data transmission section 12 transmits transmission data in n-bits to a data reception section 22 via data lines D1 to Dn synchronously with the received transfer clock, and the data reception section 22 receives the n-bit received data sent from the data transmission section 12 synchronously with a delayed transfer clock outputted from a transfer clock delay section 23.例文帳に追加

このとき、データ送信部１２は送信された転送クロックに同期してｎビットの送信データをデータ線Ｄ１〜Ｄｎを介してデータ受信部２２へ送信し、データ受信部２２は送信されたｎビットの受信データを転送クロック遅延部２３から出力される遅延転送クロックに同期して受信する。 - 特許庁