「bits」に関連した英語例文の一覧と使い方(111ページ目) - Weblio英語例文検索

Although different data bits are inputted/outputted through an optional data pad according to the bit structure, a data bit to be inputted/outputted is transferred to an assigned data line or assigned data pin even if the data bit is inputted/outputted in such a way.例文帳に追加

この場合、ビット構造に従って異なるデータビットが任意のデータパッドを通じて入／出力されるが、そのように入／出力されても、入／出力されるデータビットが割り当てられたデータライン／割り当てられたデータピンに伝達されるようにする。 - 特許庁

At least either of the address signals RA_n, RA_n+1 in a plurality of bits given to the banks is given to the address decoders 1, 2 via changeover circuits 11, 12 for selecting whether or not each bit of the address signals is inverted.例文帳に追加

バンクに入力される複数ビットのアドレス信号ＲＡ，ＲＡｎ＋１の少なくともいずれかが、該アドレス信号を反転させるか否かを各ビット毎に選択する切換回路１１，１２を介してアドレスデコーダ１，２に入力される。 - 特許庁

The combination of the digital signals of the predetermined 3 bits is set so as to reduce a frequency of determining that the detected magnetic field change is a D position or an R position when influenced by the magnetic field change based on a factor different from a positional change in the shift lever.例文帳に追加

予め定められた３ｂｉｔのデジタル信号の組み合わせは、検知された磁界変化が、シフトレバーの位置変化とは異なる要因に基づく磁界変化による影響を受けた場合に、ＤポジションあるいはＲポジションであることを判定する頻度が低下するように設定される。 - 特許庁

Further, information is communicated to an interrogator by using four bits in terms of a processing unit, so transmission processing can be performed by pieces of information read out of one type of the memory 14, so that the circuit constitution can be simplified.例文帳に追加

さらに、前記インタロゲータとの間における授受情報を４ビットを処理単位として通信を行うため、メモリ１４の１バイトから読み出した情報ごとに送信処理を行うことができるので回路構成を簡略化することができる。 - 特許庁

Higher Q bits of the shift data and separately inputted factor data are multiplied by a multiplier 19, and the multiplying result and flag data for indicating a data shift state are outputted via a multiplying a result register 23 and a shift result register 21.例文帳に追加

シフトさせたデータの上位Ｑビットおよび別途入力される係数データを、乗算器１９で乗算し、乗算結果レジスタ２３およびシフト結果レジスタ２１を介して、その乗算結果およびデータのシフト状態を示すフラグデータを出力する。 - 特許庁

The digital correction value is calculated so that the gain of the output signal of the digital correction device 121 relative to an input signal input into an input terminal 101 may be changed linearly relative to the value of a control signal having m+n bits which is input into a control bus line terminal 119.例文帳に追加

このデジタル補正値は、入力端子１０１に入力される入力信号に対するデジタル補正器１２１の出力信号の利得が、制御バスライン端子１１９に入力されるｍ＋ｎビットの制御信号の値に対して直線的に変化するように算出される。 - 特許庁

To easily detect the head of data and the position of a scramble control flag when recording data of MPEG 2-PS in conformity with the specification of a CD-ROM, and to carry out the stuffing and padding of a small number of bits.例文帳に追加

ＣＤ−ＲＯＭの仕様に則って、ＭＰＥＧ２−ＰＳのデータを記録する際に、データの先頭やスクランブル制御フラグの位置が容易に検出できると共に、小さいビット数のスタッフィングやパディングが行えるようにする。 - 特許庁

An audio encoder 100 converts an input sound signal into a plurality of compressed frame data in an sound signal compression coder 101, determines the importance of each bit in a classification unit 104 of a transmission line coder 102 based on the decoding quality in the presence of a transmission error, and classifies the bits into a plurality of classes.例文帳に追加

音声エンコーダ１００は、入力音声信号を音声圧縮符号化器１０１で複数の圧縮フレームデータに変換し、伝送路符号化器１０２のクラス分別器１０４で伝送誤りが生じた場合の復号品質に基づいて各ビットの重要度を定め、複数のクラスに分ける。 - 特許庁

This circuit for driving the self light-emitting device includes a self light-emitting device, a sensing sensor sensing the degree of brightness of the extraneous light and a controller controlling the number of bits to be used and/or luminance of each color component of the device by referring to sensed information to be provided from the sensing sensor.例文帳に追加

本発明の自発光素子の駆動回路は、自発光素子と、外部光の明るさの程度を感知する感知センサーと、前記感知センサーから提供される感知情報を参照して、自発光素子の各色成分の使用ビット数及び／又は輝度を制御するコントローラとを含むことを特徴とする。 - 特許庁

The upper priority PC arithmetic unit 411 adds or subtracts the present value of an upper priority PC 403 and the value of the upper 29 bits of the PC relative value and carry from the lower priority PC arithmetic unit 405 as necessary, and transmits the arithmetic result as an updated value to the upper priority PC 403.例文帳に追加

上位ＰＣ演算器４１１は、現在の上位ＰＣ４０３の値と、ＰＣ相対値の上位２９ビットの値と、場合により下位ＰＣ演算器４０５からの桁上り数とを加算又は減算し、その演算結果を更新値として上位ＰＣ４０３に送る。 - 特許庁

For instruction codes with n or less valid bits of the converted m-bit instruction codes, an invalid bit is disposed in a low-order bit position, and an operand for designating the register is disposed in a fixed high-order bit position.例文帳に追加

また、変換したｍビットの命令コードの内で有効ビット数がｎビット以下の命令コードに対しては、下位のビット位置に無効ビットを配置すると共にレジスタを指定するオペランドを上位の一定のビット位置に配置する。 - 特許庁

If there is a bit with different logic (the meaning of "1" or "0") between the input data in the input port 1 and the content in the buffer of the input port 1 formed in the RAM, the result of operation of the exclusive OR of 8 bits is not 00(H).例文帳に追加

入力ポート１の入力データとＲＡＭに形成されている入力ポート１バッファの内容との間で、論理（「１」または「０」の意味）が異なっているビットがあれば、８ビットの排他的論理和の演算結果は００（Ｈ）にはならない。 - 特許庁

Then the CPU 10 tries expansion the prescribed number of times by sequentially shifting the expansion position from the detected alignment position in units of bits and encodes the coding object character string by the dictionary type coding method using the detected alignment position when the number of expandable reference parts is one.例文帳に追加

そして、ＣＰＵ１０は、検出されたアライメント位置からビット単位で順次ずらすことにより伸張を所定回数試行し、伸張可能な数が１個の場合に、検出されたアライメント位置を用いた辞書型符号化方法により、当該符号化対象文字列を符号化する。 - 特許庁

The data conversion apparatus is provided with a first data converter for reducing the number of bits of an input signal, a second data converter for converting the format of the first output signal, and a third data converter for conversion into a code which corresponds to the history of the output from the second data converter.例文帳に追加

入力信号のビット数を低減する第1のデータ換器と，前記第１の出力信号のフォーマットを変換する第2のデータ変換器と，前記第2のデータ変換器出力の履歴に応じた符号に変換する第3のデータ変換器を有する，データ変換装置を提供する。 - 特許庁

In the unnecessary buried pipe filling method, two-place working pits 15, 15 are formed at separate position road surfaces, and both ends of an unnecessary buried tube 2 exposed at each working bits 15, 15 are sealed by an injection side flange 3 and stopper-attached flange 4.例文帳に追加

この不用埋設管充填工法では、離れた位置の路面に２箇所の作業用坑１５，１５が形成され、各作業用坑１５，１５に露出した不用埋設管２の両端が注入側フランジ３とストッパ付きフランジ４で封止されている。 - 特許庁

An interpolation circuit 2 executes interpolation processing to decrease a quantization step so as to extend bits of a digital signal D0 whose quantization bit length n is 16 and whose sampling frequency fS0 is 44.1 kHz into quantization bit length m is 24 that is far longer than a quantization bit length k is 20 of a digital/analog converter.例文帳に追加

補間回路２は量子化ステップを小さくする補間処理を実行し、量子化ビット長n=16、サンプリング周波数ｆ_S0＝44.1kHz のディジタル信号Ｄ_0 を、D/A 変換器４の量子化ビット長k=20よりはるかに大きな量子化ビット長m=24にビット拡張させる。 - 特許庁

Also, when the input data are a pattern (1001110111), and when data are a pattern (110111) and next three channel bits are "010", the minimum run continuation limit processing part 52 outputs a corresponding code sequence, while outputs a minimum run continuation limit data detecting flag "on".例文帳に追加

また、最小ラン連続制限処理部52は、入力データがパターン（1001110111）である場合、並びにデータがパターン（110111）であり、次の３チャネルビットが“010”である場合、対応する符号列を出力すると共に、最小ラン連続制限データ検出フラグonを出力する。 - 特許庁

A line width control section 3 receives the line width control information S1 as a input, and ORs an initial value of N-bit data equal to the number of divisions of the current pixel and (N-1) data bits to generate image data being fine divisions of the target pixel.例文帳に追加

線幅制御部３は、線幅制御情報Ｓ１を入力として受け、線幅情報から時分割クロックを用いて現画素の前記分割数と同じＮビットデータの初期値と（Ｎ−１）個のデータビットの論理和をとり、注目画素を細分化した画像データを生成する。 - 特許庁

In this case, an apparatus 21 disclosed herein attaches stuffing bits (0 bit) 22 to the ES signal 21 by that much of deficient data to produce an ES signal 31 with a data size equivalent to 25 Mbps, adds a TS header 32 to the ES signal 31 to produce a TS signal, and transmits the TS signal.例文帳に追加

この場合、装置２１は、ES信号２1に対して、データの不足分だけスタッフィングビット（0bit）２２を付加することで、25Mbps相当のデータサイズを有するES信号３１を生成し、そのES信号３１に対してTSヘッダ（TS Header）３２を付加してTS信号を生成し、そのTS信号を送信する。 - 特許庁

The transmission and received signals include a plurality of pilot bits whereby the BTS 10 (MS20) takes synchronization of the first frame and a transmission power control bit whereby the BTS 10 (MS20) requests the adjustment of a second transmission power when the BTS 10 (MS20) transmits the second frame to the MS20(BTS10).例文帳に追加

送信信号及び受信信号は、ＢＴＳ１０（ＭＳ２０）が第１フレームの同期を取るための複数のパイロットビットと、ＢＴＳ１０（ＭＳ２０）がＭＳ２０（ＢＴＳ１０）に第２フレームを送信するときの第２送信電力の調整を求める送信電力制御ビットとを含む。 - 特許庁

To provide a digital information receiver, that efficiently receives transmitted video information and audio information whose bits are compressed, corrects an error that has occurred during the transmission and decodes the video information and the audio information.例文帳に追加

効率良く送信したビット圧縮した映像情報と音声情報を受信し、伝送中に生じた誤りについても誤り訂正して、映像情報と音声情報を復元することのできるディジタル情報受信装置を提供する。 - 特許庁

To provide a successive approximation type analog/digital converter adopting a small-scale circuit configuration with an adaptive resolution in response to an input of a plurality of voltages to be converted that can conduct conversion with a corresponding conversion cycle even when number of bits of a successive approximation register is changed.例文帳に追加

逐次比較レジスタが有するビット数が変更されても対応する変換サイクルで変換動作が行え、また、複数の被変換電圧の入力に対して適応する分解能でＡ／Ｄ変換をより少ない回路構成で実現する。 - 特許庁

An address information is composed of a plurality of bits and the first bit is formed through wobble superimposition of the address information of the combination (A0, B0), while the second bit through that of the combination (A1, B1) and the third bit through that of the combination (A1, B1).例文帳に追加

図５に示すアドレス情報は、複数のビットから構成されており、１ビット目が組み合わせ(Ａ0，Ｂ0)、２ビット目が組み合わせ(Ａ1，Ｂ1)、３ビットめが組み合わせ(Ａ1，Ｂ1)のアドレス情報がウオブルに重畳されて構成されている。 - 特許庁

A product sum operation part uses respective bit slices for the retrieval of a ROM table, obtains the partial sum of product sum operation in each bit slice as a retrieved result and adds respective partial sums, so that the sum of products can be executed basically by the addition of two bits.例文帳に追加

積和演算部は、ビットスライス入力をＲＯＭテーブルの検索に用い検索結果としてビットスライス単位の積和演算の部分和を得、これを加算することになるので、基本的に２ビットの加算で積和が行われる。 - 特許庁

When the input data Din is in a range where the change of an input value to an output value is precipitous in the logarithmic function, the input data Din is converted by a conversion table T1 having the same numbers of elements as the numbers of bits of the input data Din.例文帳に追加

入力データＤｉｎが対数関数において入力値に対する出力値の変化が急峻な範囲にある場合は、入力データＤｉｎのビット数と同一の要素数を有する変換テーブルＴ１により入力データＤｉｎを変換する。 - 特許庁

When an extension ROM substrate is not attached, a chip select signal is outputted from a PAL 34 to the ROM to use it as a memory space including an initially accessed start address, and a bus width of the memory space including the initially accessed start address of a CPU 14 is set at 16 bits.例文帳に追加

拡張ＲＯＭ基板が装着されていないときには、ＰＡＬ３４からＲＯＭに、最初にアクセスされるスタート番地を含むメモリ空間とするチップッセレクト信号が出力されると共に、ＣＰＵ１４の最初にアクセスされるスタート番地を含むメモリ空間のバス幅が１６bitに設定される。 - 特許庁

To provide an error correction coding device and method and a digital transmission system which avoid the occurrence of an error floor by changing the order of arrangement of respective bits of code words of an outer code in consideration of non-uniformity in bit error rate after decoding of an inner code.例文帳に追加

内符号の復号後のビット誤り率不均一性を考慮して、外符号の符号語の各ビットの並び順を変更することにより、エラーフロアの発生を回避するようにした誤り訂正符号化装置および方法ならびにデジタル伝送システムを得る。 - 特許庁

To provide a motor speed control circuit and a motor speed control method capable of varying a period to count rotational speeds of a motor in accordance with rotation period of the motor, and enhancing control precision without increasing the numebr of bits of counter.例文帳に追加

モータの回転速度をカウントする周期をモータの回転周期に応じて可変させ、カウンタのビット数を増やすことなく、制御精度を向上させることができるモータ速度制御回路及びモータ速度制御方法を提供すること。 - 特許庁

The K2-branch tree arithmetic section 107 applies the 4-branch tree arithmetic operation to the 16-sets of data (each of data consisting of 8 bits) on the basis of a bit plane represented by the source register B and stores the result to a destination register selected by an arithmetic data selection section 108.例文帳に追加

ここで、ｋ^2分木演算部１０７は、ソースレジスタＡに記憶されている１６個のデータ（各データは８ビット）において、ソースレジスタＢで示されるビットプレーンに対する４分木演算を行い、その結果を、演算データ選択部１０８が選択肢、デスティネーションレジスタに格納する。 - 特許庁

Thus, since non-zero coordinates are limited to three, required transmission power can be suppressed and since a coordinate value to be assigned to transmission data is selected from any one of combination of _4C_3, the number of bits which can be assigned to one symbol, can be increased.例文帳に追加

これにより、非零の座標を３個に制限したので所要送信電力を抑制することができ、送信データに割り当てる座標値を_４Ｃ_３の組み合わせのいずれかから選択するようにしたので１シンボルに割り当てることができるビット数を増やすことができる。 - 特許庁

A selector 108 selects a code bit, in which the linearity between an input signal and an output signal is maintained, and a quantization error is relatively small, in the case of quantizing the input signal among the code bits respectively generated by the A/D converters 102-1 to 102-N.例文帳に追加

選択器１０８は、Ａ／Ｄ変換器１０２−１〜１０２−Ｎのそれぞれにおいて生成された符号ビットの中から、入力信号と出力信号との線形性が保たれおり、かつ、入力信号を量子化する際の量子化誤差が相対的に小さい符号ビットを選択する。 - 特許庁

An inverse quantization section 14 adjusts the number of lower-order bits to be replaced into a zero value in a bit stream of the wavelet transform coefficient corresponding to a non ROI region in response to the relative priority of the ROI region with respect to the non ROI region to inversely quantize the resulting wavelet transform coefficient.例文帳に追加

逆量子化部１４は、非ＲＯＩ領域に対するＲＯＩ領域の相対的な優先度に応じて、非ＲＯＩ領域に対応する上記ウェーブレット変換係数のビット列において零値に置換する下位ビット数を調整して、逆量子化する。 - 特許庁

To detect a gradation part in an image signal to which bit extension is performed with sufficient precision using signals of a plurality of frequency components generated by orthogonal transformation, and to improve gradation expression of an image signal when the bit extension is performed to the number of quantized bits by simple structure.例文帳に追加

直交変換で生成した複数の周波数成分の信号を用いて、ビット拡張した画像信号中のグラデーション部分を精度良く検出し、簡単な構成で、量子化ビット数をビット拡張した時における画像信号の階調表現を改善する。 - 特許庁

To enable the multiplex transmission of plural digital video signals by a transmitting system, with which word stream data formed through 8 bits/10 bits (8B/10B) conversion and word synchronizing data addition on the basis of data to be transmitted are sent out as serial data.例文帳に追加

伝送されるべきデータに基づいて８Ｂ／１０Ｂ変換及びワード同期データ付加を経て形成されたワード列データが、シリアルデータとされて送出される伝送方式をもって、複数のディジタル映像信号を多重伝送できるものとする。 - 特許庁

On a rough matching stage 15, a bit distribution 25 based on the number of bits required for encoding each scan line is generated from a compressed reference document 12 and the search range of an image database 14 is narrowed down while using a macro statistic quantity 27 calculated from the bit distribution.例文帳に追加

粗マッチング段階１５で、圧縮照会文書１２から各走査線の符号化に要するビット数に基づいたビット分布２５を生成し、ビット分布から計算した大局的統計量２７を用いて画像データベース１４の探索範囲を絞り込む。 - 特許庁

Modulation systems and the number of error bits of received packets are stored in a received packet information storage part 28A by transmission source addresses of the received packets and a transmission destination address detection part 29 retrieves the transmission destination address of a transmitted packet from the received packet information storage part.例文帳に追加

受信パケットの送信元アドレス毎にその受信パケットの変調方式と誤りビット数を受信パケット情報記憶部２８Ａに記憶し、送信先アドレス検出部２９が送信パケットの送信先アドレスを受信パケット情報記憶部から検索する。 - 特許庁

A pointer comparator 34 provided to an FIFO circuit section 22 outputs a timer control signal TE denoting a period until a data signal D1 is written in the FIFO circuit section 22 by 8 bits to a timer circuit section 23 in response to a write clock signal CL1.例文帳に追加

ＦＩＦＯ回路部２２に設けられたポインタ比較器３４はライトクロック信号ＣＬ１に応答してデータ信号Ｄ１がＦＩＦＯ回路部２２に同８ビット数書き込まれるまでの期間を示すタイマコントロール信号ＴＥをタイマ回路部２３に出力する。 - 特許庁

In addition, as for determination of an entry address of the memory, the memories divided into two banks by even and odd number entry are prepared by similarly noticing that a part of the bits of the addition result is used, both banks are operated by defining the partial addition result as entry, one result is selected and outputted.例文帳に追加

また、メモリのエントリアドレスの決定も同様に加算結果の一部のビットを利用することに注目し、偶数・奇数エントリで２バンクに分割したメモリを用意して、部分加算器結果をエントリとして両方のバンクを動作させ、一方の結果を選択して出力する。 - 特許庁

Changing an outer parity number added to audio data in response to a ratio of a frame frequency (e.g. 24 Hz or 30 Hz) of a video signal can keep the outer code length the same so as to make the sampling frequency and number of bits of audio data to be recorded/reproduced identical without the need for converting the sampling frequency.例文帳に追加

映像信号のフレーム周波数（例えば、２４Hzや３０Hz）の比率に応じて、音声データに付加するアウタパリティ数を変えることで、外符号長を同一とし、サンプリング周波数を変換することなく、記録再生する音声データのサンプリング周波数やビット数を同一とする。 - 特許庁

A PAM duo binary optical transmitter is designed to transform a plurality of input bits into an N-level signal by using the PAM technique, to generate a 2N-1 level signal by adding the present N level signal to the preceding N level signal, and to transform the 2N-1 level signal into an optical signal to be transmitted to a receiver.例文帳に追加

開示するＰＡＭデュオバイナリ光送信器は、ＰＡＭ技法を使用して、複数の入力ビットをＮレベル信号に変換し、現行Ｎレベル信号を先行Ｎレベル信号に追加して２Ｎ−１レベル信号を生成し、受信器に送信するために２Ｎ−１レベル信号を光信号に変換する。 - 特許庁

When a sub digital signal of N bits is outputted in at least one of the stages in the pipelined A/D converter, the stage gain of a transfer function is 2^N-K-1, the number of returns is 2^N-2 and an integer K satisfies a relation of 1≤K≤N.例文帳に追加

そして、本発明の１つの実施形態に係るパイプライン型Ａ／Ｄコンバータは、複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝導関数のステージゲインが２^N-K-1で、且つ折返し数が２^N−２となり、整数Ｋが１≦Ｋ≦Ｎの関係を有している。 - 特許庁

The information processing system for arithmetically processing input data in accordance with a processing procedure and outputting processed data is provided with x operation units 7-1 to 7-x for executing operation by the maximum operation accuracy of n bits based on the processing procedure and plural cascade connection terminals for mutually connecting x operation units 7-1 to 7-x.例文帳に追加

入力データに対して、処理手順に従って演算処理して出力する情報処理システムは、処理手順に基づいてそれぞれ最大演算精度ｎビットにて演算するｘ個の演算ユニットと、ｘ個の演算ユニット同士の複数のカスケード接続端子とを有する。 - 特許庁

The method of perceptibly watermarking the material comprises the steps of: changing representations of the numbers according to an invertible algorithm without changing the number of bits in the said numbers; and encoding the changed n-bit number to effect compression encoding of the material.例文帳に追加

マテリアルに知覚可能なウォータマーキングを行う方法は、上記数におけるビット数を変更せずに、反転可能なアルゴリズムにより上記数の表現を変更するステップと、変更されたｎビットの数をエンコードしてマテリアルの圧縮符号化を行うステップとを有する。 - 特許庁

Next, the block unit interleaver performs interleave B being processing for input of data with respect to (NC-ND)×NB×NA bits being a parity part of an inner code indicated as P in the product code in the order of the column direction as one direction by NB bit, and for reading the data in an order of a row direction as another direction.例文帳に追加

次に、ブロック単位インタリーバは、積符号のうち、Ｐに示される内符号のパリティ部分である（NC-ND）×NB×NAビットに対して、データを、NBビット毎に、一方の方向としての列方向の順に入力し、他方の方向としての行方向の順に読み出す処理であるインタリーブＢを行う。 - 特許庁

To prevent addition of stuff bits in a free part where the same logic bit tends to continue especially as far as possible in a communication information forming method of an on-vehicle network wherein the addition of the stuff bit is generated in the data area of communication information according to a bit stuffing rule.例文帳に追加

ビットスタッフィングルールにしたがって通信情報のデータ領域にスタッフビットの追加が生じる車載ネットワークの通信情報形成方法において、とくに同じ論理ビットが連続し易い空きの部分でのスタッフビットの追加が極力生じないようにする。 - 特許庁