「bits」に関連した英語例文の一覧と使い方(120ページ目) - Weblio英語例文検索

On receipt of n-bit coded data I redundantly resulting from one-bit input data, where n is an integer greater than three, (n-1) two-bit check sections 210_0-210_(n-2) each output two-bit check data based on the result of comparison between correspondingly different bits of the coded data I.例文帳に追加

（ｎ−１）個（ただし、ｎは４以上の整数）の２ビット検査部２１０＿０〜２１０＿（ｎ−２）のそれぞれは、１ビットの入力データを冗長化して得られたｎビットの符号化データＩの入力を受け、符号化データＩにおけるそれぞれ異なるビット同士の比較結果に基づく２ビット検査データを出力する。 - 特許庁

The method includes the steps of constructing a 2n-many entry code in n-many bits with a reflected binary technique, and then selecting the last k-many ordered entries in the first half of the full reflected binary code, followed by the first k-many ordered entries in the second half of the full reflected binary code.例文帳に追加

反射２進技法によって、ｎ個のビットに２^ｎ個の項目コードを作成するステップと、次に、全反射２進コードの最初の半分において最後のｋ個の順序付き項目を選択し、その後、全反射２進コードのもう半分において最初のｋ個の順序付き項目を選択するステップが含まれる。 - 特許庁

The address signal A <15:0> of 16 bits generated when a jumping instruction is performed is decoded by a decoder 20, fixed data from outside is selected in accordance with a decoded 3-bit decode data by a selector 30 to be inputted to a CPU core 10 to output an extension address signal A<17:16> from the CPU core 10.例文帳に追加

ジャンプ命令を行なったときに発生する１６ビットのアドレス信号Ａ＜１５：０＞をデコーダ２０でデコードし、デコードされた３ビットのデコードデータに応じて外部からの固定データをセレクタ３０で選択してＣＰＵコア１０に入力し、そのＣＰＵコア１０から拡張アドレス信号Ａ＜１７：１６＞を出力する。 - 特許庁

When the transmitting audio data STL is 16-bit LPCM audio data, a separating part 205 separates all bits as a first audio data STL-U, a transmission path A modulating part 206 generates a transmitting signal STa of the first mode and a communication I/F 208 transmits this signal through a transmission path 400A.例文帳に追加

送信音声データＳＴＬが１６ビットＬＰＣＭ音声データであるとき、分離部２０５は全ビットを第１の音声データＳＴＬ-Uとして分離し、伝送路Ａ変調部２０６で第１の形態の伝送信号ＳＴａを生成し、通信Ｉ／Ｆ２０８により伝送路４００Ａを通じて送信する。 - 特許庁

In a method for accessing multi-dimensional array data stored in a memory system using a dynamic type memory device, low level bits in indexes of multi-dimensional array data being at least two-dimensional or above among multi-dimensional array data are uniformly assigned to column addresses showing inner-page addresses of the memory device to generate the memory addresses.例文帳に追加

本発明は、ダイナミック型のメモリデバイスを使用したメモリシステム上に格納された多次元配列データにアクセスする方法であって、多次元配列データのうち少なくとも二次元以上のインデクスの下位ビットを、メモリデバイスのページ内アドレスを表すカラムアドレスに均等に割り振ってメモリアドレスを生成する。 - 特許庁

A memory system 1 has: a NAND flash memory 12 having a plurality of memory cells and capable of recording data of one bit, two bits or more in one memory cell; and a duplex conversion circuit 21 for duplexing by assigning input data to a predetermined threshold level and the other threshold level different from the predetermined threshold level.例文帳に追加

メモリシステム１は、複数のメモリセルを有し、１つのメモリセルに１ビット又は２ビット以上のデータを記録することが可能なＮＡＮＤ型フラッシュメモリ１２と、入力データを所定の閾値レベルと、所定の閾値レベルとは異なる別の閾値レベルとに割り当てることにより二重化する二重化変換回路２１とを有する。 - 特許庁

A memory system includes: a nonvolatile semiconductor memory 1 having a plurality of memory cells for storing x bits(x is an integer of three or more) and provided with a memory cell array 11 in which bit allocation is performed to 2^x threshold distributions; and a controller 2 for controlling operation of the nonvolatile semiconductor memory 1 during writing.例文帳に追加

実施形態に係わるメモリシステムは、ｘ（ｘは３以上の整数）ビットを記憶する複数のメモリセルを有し、２^ｘ個の閾値分布にビット割り付けが行われるメモリセルアレイ１１を備える不揮発性半導体メモリ１と、書き込み時に不揮発性半導体メモリ１の動作を制御するコントローラ２とを備える。 - 特許庁

Moreover, the control circuit 1 generates gradation values in which input data are inverted by inverting respective bits of the input data and controls the horizontal drivers 3 so as to supply voltages corresponding to the gradation values generated in such a manner to the panel 5 on the basis of the reference voltages in the next H period.例文帳に追加

更に、制御回路１は、この入力データの各ビットを夫々反転させることにより、極性反転した階調値を生成し、次の１Ｈ期間では、こうして生成した階調値に対応した電圧を上記基準電圧を元に液晶パネル５に供給するように水平ドライバ３を制御する。 - 特許庁

Alternatively, an encoded predictive value determining section 104 predicts an encoded predictive value, that is a signal level of the predictive value after encoding, beforehand from a signal level of the predictive value, and a result of adding the quantized value and the second offset value is further added/subtracted to/from the encoded predictive value by an adder 111, thereby obtaining encoded data of M bits.例文帳に追加

一方で、符号化予測値決定部１０４にて前記予測値の信号レベルから符号化後の予測値の信号レベルである符号化予測値を前もって予測し、量子化値と前記第２オフセット値との加算結果を、更に加算器１１１にて前記符号化予測値に加減算することにより、Ｍビットの符号化データを得る。 - 特許庁

According to control of a mute circuit 63, the adder 61 integrates signals of an integration section by accumulating signal values every time sampling clock is supplied for signals of range established as an integration section among signals corresponding to 0.5 bits of disk data supplied from the A/D conversion circuit 42.例文帳に追加

加算器６１は、ミュート回路６３の制御に応じて、Ａ／Ｄ変換回路４２から供給されたディスクデータ０．５ビット分に相当するの信号のうち、積分区間として設定された範囲の信号について、サンプリングクロックが供給される毎に信号値を累算することにより、積分区間の信号を積分する。 - 特許庁

When the data are transferred in the block mode by a transmission controller, the data corresponding to a start bit are set at 1 with the data corresponding to the 2nd and 3rd bits set at 1 respectively.例文帳に追加

ブロックモードは、所定の長さのシリアルデータを転送するときに、転送するデータを複数のブロックに区分し、始めにどのブロックを転送するのかを示す情報であるブロック情報を送信し、続いてそのブロック情報によって特定されたブロックに含まれるデータを送信することによりデータを送受するモードである。 - 特許庁

In each piston case member 22a, a travel distance of the piston 61 reciprocating to give the hitting forces to bits 41, etc. provided in the piston case members 22a, etc., respectively, is set to be different per piston case member 22a in order to hit and drive each bit 41, etc. by staggering an operation time of each bit 41, etc. from each other.例文帳に追加

各ピストンケース部材２２ａは、ピストンケース部材２２ａ，・・・にそれぞれ設けてある各ビット４１，・・・が互いに時間をずらしながら打撃駆動するようにすべく、ビット４１，・・・に打撃力を与えるために往復運動するピストン６１の移動距離が各ピストンケース部材２２ａ毎に異なるように設定されている。 - 特許庁

An exclusive OR circuit 18 for receiving an output PN pattern signal (PNSCR) from a scramble pattern generating circuit 14 descrambles received data (RXD), a 1-bit error correction circuit 26 applies CRC error correction processing to the descrambled and parallel-converted data, and data (P_DATASEC) in 160 bits subjected to scramble processing are fed to a parallel exclusive OR (EXOR) circuit 40.例文帳に追加

受信データ(RXD)がスクランブルパターン発生回路14からの出力PNパターン信号(PNSCR)が入力される排他的論理和回路18にてスクランブル解除され、これをパラレル化したデータが１ビット誤り訂正回路26にてCRC誤り訂正処理されて、スクランブル処理が施されている160ビットのデータ(P_DATASEC)が並列排他論理和(EXOR)回路40に供給される。 - 特許庁

In the ultrasonic probe 2, an ultrasonic receiving signal is subjected to A/D conversion by an analog/digital converter 28 and, after the obtained digital signal of a plurality of channels and a plurality of bits is subjected to P/S conversion by a parallel/serial converter 29, the obtained signal is converted to a light signal by an electrooptical transducer 30 to be transmitted by an optical fiber 52.例文帳に追加

超音波探触子２では、超音波の受信信号をアナログ／デジタル変換器２８でＡ／Ｄ変換し、得られた複数チャネル複数ビットのデジタル信号をパラレル／シリアル変換器２９でＰ／Ｓ変換した後、電光変換素子３０で光信号に変換して光ファイバ５２で伝送する。 - 特許庁

A FIF of a DIS signal includes 68th to 75th bits for informing the presence/absence of reception functions of various image information items using a color space Lab and also includes an Xth bit for informing the presence/absence of reception functions of various image information items using a color space sYCC in the facsimile machine capable of communicating color image information.例文帳に追加

カラー画像情報を通信可能なファクシミリ装置において、ＤＩＳ信号のＦＩＦに、色空間Ｌａｂを用いた各種画像情報の受信機能の有無を通知する６８〜７５ビットが設けられ、更に、色空間ｓＹＣＣを用いた画像情報の受信機能の有無を通知するＸビットが設けられている。 - 特許庁

Not only do such provisions provide the parties with the tools to settle disputes, but they also assume the important role of encouraging the parties of the relevant agreements to comply with the provisions thereof, thereby ensuring the effectiveness thereof. All FTAs, EPAs and BITs which Japan has entered into also contain, whether detailed or not, such provisions for the settlement of disputes between the parties.例文帳に追加

このような規定は、実際の紛争に解 決の手段を与えるだけではなく、締約国による 協定の履行を促し、もって協定の実効性を担保 する重要な役割を担っており、我が国が締結し た全てのFTA/EPA 及びBIT には、何らかの 国家間紛争の解決に関する条項が置かれてい る。 - 経済産業省

In contrast, only a small number of BITs include provisions to ensure the implementation of the relevant award (for example, Canada - El Salvador BIT provides that the complainant may either receive compensation from the responding party, or if the respondent has not implemented the arbitral award, suspend the provision of a benefit thereunder equivalent to the level of benefit subject to the arbitral award if the arbitral award is not implemented (Article 13)).例文帳に追加

一方、 BIT の中でこうした履行を担保するための規定を 置いているものは極めて少ない（カナダ－エルサ ルバドルは、履行がなされない場合、申立国は相手 国から補償を受けるか、又は仲裁判断の対象とな った利益と同等の利益の相手国への適用を停止す ることができる旨規定（13条)）。 - 経済産業省

Regional trade agreements (FTAs/EPAs) and bilateral investment treaties (BITs) provide procedures under which a party country may request a decision from a dispute settlement body (an arbitral panel or a body consisting of representatives of the contracting parties) against the other party country if any dispute arises in connection with the application or interpretation of the agreement.例文帳に追加

地域貿易協定（FTA/EPA）及び二国間投資協定（BIT）においては、協定の適用・解釈を巡り争いが生じた場合、一方の当事国が他方の当事国を相手取り、紛争解決組織（仲裁パネルや締約国の代表者から成る機関）に対して判断を求める手続が規定されている。 - 経済産業省

However, as for “state-to-state” dispute settlement procedures, since a highly developed WTO dispute settlement procedures (formerly GATT dispute settlement procedures) already exists, covering a wide scope of disputes regarding trade and investment, it is rare that “state-to-state” dispute settlement procedures are included in FTAs/EPAs and BITs.例文帳に追加

しかし、「国家対国家」の紛争解決手続については、既に高度に発達したWTO紛争解決手続（かつてはGATT の紛争解決手続）が存在し、貿易・投資に関する争いを広範囲にカバーしていることから、FTA/EPA 及びBIT において「国家対国家」の紛争解決手続が利用されることは、極めて希である。 - 経済産業省

An ADGC device 30 avoids some of the requirements associated with the nature of closed-loop AGC circuits and meets the remaining requirements without much difficulty and in the ADGC device 30, an analog to digital conversion method is used that increases the number of effective ADC bits by compressing the baseband input analog signal using a logarithmic circuit 34.例文帳に追加

ＡＧＤＣデバイス３０は、閉ループＡＧＣ回路の性質に関連する要件を回避し、残りの要件をそれほどの困難を伴わずに満たすものであって、ＡＧＤＣデバイス３０において、対数回路３４を使用して、ベースバンドの入力アナログ信号が圧縮され、有効なＡＤＣビット数を増大させるアナログデジタル変換方法が使用される。 - 特許庁

An LDPC-CC coder 200 is a coder which performs convolution coding of an encoding rate R=1/2 and a memory length M1 for information bits.例文帳に追加

ＬＤＰＣ−ＣＣ符号化器２００は、符号化率Ｒ＝１／２、情報ビットのメモリ長Ｍ１の畳み込み符号化を行う符号化器であって、情報系列後部のＭ１個の列では、検査行列の対角成分に対し未来に相当する領域に‘１’が存在し、当該Ｍ１個の列の列重みが、それぞれ２以上となる検査行列を用いて符号化を行う。 - 特許庁

As to an area in which an address given as a measurement test pattern continues over 16 bits on an LSB side, the address decoder 11 for selecting four ROMs 3A-3D mounted in the microcomputer outputs a decode signal for simultaneously selecting the ROMs 3A-3D corresponding to the area in receipt of an IDDQ test signal.例文帳に追加

マイコンに搭載される４つのＲＯＭ３Ａ〜３Ｄを選択するためのアドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＬＳＢ側の１６ビットに亘り連続する領域については、その領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力する。 - 特許庁

To provide the evaluation device of portable electronic equipment for freely changing the bit width of one arbitrary bit or a plurality of bits ranging from the arbitrary bit to another bit constituting transmission data to be transmitted to the portable electronic equipment, and for improving the margin measurement precision of the bit width of data which can be received by the portable electronic equipment.例文帳に追加

携帯可能電子装置に対して送信する送信データを構成する任意の１ビットまたは任意のビットから別のビットまでの間の複数ビットのビット幅を自由に変化させ、携帯可能電子装置により受信可能なデータのビット幅のマージン測定精度を向上することが可能な携帯可能電子装置の評価装置を提供すること。 - 特許庁

In this communication register access method, when a request is issued to a communication register device in a certain arithmetic processor, the least significant bits 14 indicating the even number/odd number of its own arithmetic processor number are added to an original PNU routing address being one part of an address for deciding an output port, and used as new PNU routing address 7.例文帳に追加

本発明の通信レジスタアクセス方法では、ある演算処理装置で通信レジスタ装置へのリクエストが発行された場合、アドレスの一部であり出力ポートを決定する本来のＰＮＵルーティングアドレスに自演算処理装置番号の偶数／奇数を示す最下位ビット１４を加え、これを新たなＰＮＵルーティングアドレス７として使用する。 - 特許庁

When standard CD information is recorded in the writable type record carrier, it can be indicated that information recorded in the record carrier is duplication by the logical value in which duplication bits in the recorded information are replaced alternately without affecting reading processing of the information performed by the standard CD player.例文帳に追加

標準ＣＤ情報が書込可能型記録担体上に記録された場合、これによれば記録された情報内の複写ビットの交互に入れ替わる論理値により、標準のＣＤプレーヤによるその情報の読み取り処理に何ら悪影響を与えることなく、当該記録担体上に記録された情報が複写であることを示すことが可能になる。 - 特許庁

In this case, the plurality of integrated bids and the plurality of integrated asks express the market depth of commodities, and the plurality of integrated prices express the plurality of prices of the commodities, and the plurality of integrated bits express the plurality of bid quantities of the commodities, and the plurality of integrated asks mean the plurality of ask quantities of the commodities.例文帳に追加

ここで、複数の統合されたビッド及び複数の統合されたアスクは、商品の市場深度を表現し、複数の統合された価格は、それぞれ、商品の複数の価格を表現し、複数の統合されたビッドは、それぞれ、商品の複数のビッド数量を表現し、複数の統合されたアスクは、それぞれ、商品の複数のアスク数量を意味する。 - 特許庁

A video buffer control part 113 controls a video stream buffer 112 to supply a video stream from data preceding to leading data of the start code just for the predetermined number of bits to a start code detecting part 101 according to a read control signal RPcnt based on an end notice of variable length decoding processing from a decoding processing control part 102.例文帳に追加

ビデオバッファ制御部１１３は、復号処理制御部１０２からの可変長復号処理の終了通知に基づく読出制御信号ＲＰｃｎｔにより、スタートコードの先頭データよりも所定のビット数だけ手前のデータからのビデオストリームを、スタートコード検出部１０１に対して供給するように、ビデオストリームバッファ１１２を制御する。 - 特許庁

In the arithmetic operation apparatus to conduct data transformation processing such as a non-linear transform processing, input bit transition processing is executed in a pre-charge phase wherein all the selector input values comprising the logic circuit are kept at the same value and, after the transition processing is completed, the phase is shifted to an evaluation phase and output bits based on the data transformation processing are generated.例文帳に追加

非線形変換処理などのデータ変換処理を行う演算装置において、論理回路を構成するセレクタ入力値をすべて同一値に維持したプリチャージ・フェーズにおいて入力ビット遷移処理を実行させ、遷移処理終了後にエバリュエーション・フェーズへ移行してデータ変換処理に基づく出力ビット生成を行なう。 - 特許庁

Image data stored in a frame memory 2 are properly read out and the image data of a reference block are supplied to a bit mask circuit 21, which sets the data of bits to '0' from the LSB to the MSB by as many as specified with the control signal from a power control circuit 23 and supplies them to a moving vector detecting circuit 11.例文帳に追加

フレームメモリ２に記憶されている画像データは、適宜読み出され、そのうちの基準ブロックの画像データは、ビットマスク回路２１に供給され、そこで、電力制御回路２３からの制御信号により指定された数分だけ、LSBからMSBに向かう順番で、ビットのデータが”０”と設定され、動きベクトル検出回路１１に供給される。 - 特許庁

If the numbers of bits of DCI formats computed in step S100 are equal and there is a DCI format arranged in the area where the common search area overlaps the mobile station apparatus specific search area in step S102, the mobile station apparatus and the base station apparatus insert one bit into any one of DCI formats (step S103).例文帳に追加

ステップＳ１０２において、ステップＳ１００で計算したＤＣＩフォーマットそれぞれのビット数が同じであり、共通探索領域と移動局装置固有探索領域が重複する領域に配置するＤＣＩフォーマットがある場合、移動局装置と基地局装置は、どちらかのＤＣＩフォーマットに１ビットを挿入する（ステップＳ１０３）。 - 特許庁

To reduce cost by providing a function of re-generating one or more specific cryptographic keys, since an information processing system uses one or more cryptographic keys to encrypt/decrypt information, but when these keys are large keys (e.g., a pair of RSA keys of 2,048 bits), storage of the keys in a storage device increases the cost per system.例文帳に追加

情報処理システムは、１以上の暗号化鍵を用いて情報を暗号化、復号化するが、これらの鍵が大きな鍵（例えば一対の２０４８ビットのＲＳＡ鍵）の場合、記憶装置に格納することでシステム当たりのコストを上昇させるため、１以上の固有の暗号化鍵を再生成する機能を提供して、コスト低減する。 - 特許庁

To provide a radio communication device and a radio communication method which can quickly transmit a systematic bit to be used for decoding to a receiving side even if transmission timing for a sub-frame including many systematic bits (such as sub-frame with RV=0 in a first transmission of SI) and information having higher priority to the sub-frame are overlapped.例文帳に追加

システマチックビットを多く含むサブフレーム（ＳＩの初回送信におけるＲＶ＝０のサブフレームなど）に対して、それよりも優先して送信すべき情報の送信タイミングが重複した場合であっても、受信側に対して、復号に用いるシステマチックビットを早急に送信することのできる無線通信装置及び無線通信方法を提供する。 - 特許庁

The circuit board 120 has: three amplifiers 10, 12, and 14 amplifying the potential difference between the two spots; an ADC 24 converting output voltages of these amplifiers into digital data in predetermined bits; and a current detection processing portion 30 detecting the current running through the bus bar 110 based on the digital data to be output from the ADC 24.例文帳に追加

回路基板１２０は、２箇所の電位差を増幅する３つの増幅器１０、１２、１４と、これらの増幅器の出力電圧を所定ビット数のデジタルデータに変換するＡＤＣ２４と、ＡＤＣ２４から出力されるデジタルデータに基づいてバスバー１１０を流れる電流を検出する電流検出処理部３０とを搭載している。 - 特許庁

The quantum computer (1a) includes light supply means (13, 17) for supplying laser beams, a means (11) for generating two-dimensionally a plurality of near field light beams on at least one plane from the laser beams received from the light supply means and the quantum bits (25, 31) formed by trapping atoms respectively in the proximity field light beams.例文帳に追加

量子計算機（１ａ）は、レーザ光を供給する光供給手段（１３、１７）と、光供給手段から受けたレーザ光により少なくとも１つの平面上に２次元状に複数の近接場光を発生させる手段（１１）と、各近接場光に原子をトラップすることにより構成された量子ビット（２５、３１）とを備える。 - 特許庁

In the waveform-measuring device, a plurality of cursors having equal intervals, and having the number corresponding to the number of bits of serial data to be measured are displayed, and each interval between the cursors is adjusted corresponding to a bit rate of the serial data, and the cursors are moved, while keeping each interval, and a head cursor is aligned to a start bit of the serial data, and the logic level at each cursor position is measured.例文帳に追加

計測するシリアルデータのビット数に対応する本数を有し、間隔が等しい複数のカーソルを表示し、これらのカーソルの間隔をシリアルデータのビットレートに応じて調整すると共に、その間隔を保ったまま移動して先頭のカーソルをシリアルデータのスタートビットに合わせ、各カーソル位置のロジックレベルを計測する。 - 特許庁

To provide a method and a system used for accessing a designated cache line by using previously decoded base address offset bits stored with a register file, which eliminate the need to execute entire address decoding in a cache access path and replace an address generation adder multiple logic with a single-level rotation device/multiplexer logic.例文帳に追加

レジスタファイルによって格納された、以前に復号されたベースアドレスオフセットビットを用いて、指定されたキャッシュラインにアクセスし、キャッシュアクセス経路において全アドレス復号を実行する必要性を無くし、アドレス発生加算器の多レベル論理を単一レベルの回転装置／マルチプレクサ論理によって置換するための方法およびシステムを提供する。 - 特許庁

This device is provided with a ferroelectric element using the ferroelectric material with an ABO_3 based perovskite structure, and a means which applies an electric field of a plurality of different directions parallel to a two-dimensional plane to the ferroelectric element, wherein by the electric field, first atoms moves in the electric field directions to other atoms to store data of multiple bits.例文帳に追加

ＡＢＯ_3 系ペロブスカイト構造を有する強誘電体材料を用いた強誘電体素子と、この強誘電体素子に対して、２次元平面に水平で複数の異なる方向の電界を印加させる手段を具備し、前記電界により、第１の原子が、他の原子に対して、前記電界方向に移動し、多ビットのデータを記憶する。 - 特許庁

The composition circuits 41-43 combine data of the images 21, 31 for each pigment in the unit of bits to generate composite data corresponding to each value of the opaque information α, selects the composition data corresponding to the value α designated for the pixel, an RGB composition circuit 51 applies composition processing to the selected data to generate a composite image 52.例文帳に追加

合成回路４１〜４３にて画像２１、３１のデータを各色素毎にビット単位で組み合わせて不透明情報αの各値に対応した合成データを作成し、その中で当該画素に指定されたα値に対応した合成データを選択し、これをＲＧＢ合成回路５１にて合成処理して合成画像５２を生成する。 - 特許庁

One horizontal line period is divided into plural periods, a voltage range for supplying to the line is set for each divided period, and the voltage range is made selectable by the upper bits of digital pixel data; therefore, a high-speed and high-precision D/A converter becomes unnecessary, reducing power consumption as well as parts cost.例文帳に追加

１水平ライン期間を複数の期間に分割するとともに、各分割期間ごとに信号線に供給する電圧範囲を設定し、デジタル画素データの上位ビットにより電圧範囲を選択するようにしたため、高速かつ高精度のＤ／Ａコンバータが不要となり、消費電力を低減できるとともに、部品コストも削減できる。 - 特許庁

This memory comprises an array of cells 110, formed on a substrate capable of storing information bits respectively; interconnection that connects with the magnetic memory cells 110; and conductors 112 and 114 that connect with the magnetic memory cells 110 and the interconnections, and fill-up spaces 116 between the memory cells that adjoin the arrays.例文帳に追加

基板上に形成された、それぞれが情報ビットを記憶するように適合されている磁気メモリセル１１０のアレイと、前記磁気メモリセル１１０と連絡している相互接続と、前記磁気メモリセル１１０及び前記相互接続と連絡しており、アレイの隣り合う前記磁気メモリセルの間の空間１１６を充填している導体１１２，１１４とを含むメモリ。 - 特許庁

The synchronous memory device is constituted so that writing data proceeds simultaneously in the same direction as the receiving clock and reading data proceeds simultaneously in the same direction as the transmitting clock, also, data bits of the writing data and the reading data are received and transmitted conforming to dual edge transfer in which transfer is performed with a frequency being two times of a receiving clock and a transmitting clock.例文帳に追加

同期メモリ装置は、書込みデータが受信クロックと同じ方向に同時的に進行し、読取りデータが送信クロックと同じ方向に同時的に送信するように構成され、且つ、書込みデータおよび読取りデータのデータビットが、受信クロックおよび送信クロックの２倍の周波数で転送されるデュアル・エッジ転送に従って受信および送信される。 - 特許庁

To provide a method for retrieving synchronizing words in decoding a data stream constituted of unique synchronizing words and encoded data capable of preventing the generation of any non-decoded encoded data by read ing back data by the prescribed number of bits at the time of detecting any error in the decoded data, and then retrieving the synchronizing words.例文帳に追加

本発明は、ユニークな同期ワードと符号化データからなるデータストリームの復号時の同期ワードの探索方法に関し、復号データ中にエラーを検出したとき、所定のビット数の読戻しを行ったあと、同期ワードの探索を行うことにより、復号されない符号化データの発生を防止することのできる同期ワード探索方法を実現することを目的とする。 - 特許庁

A data transmission control switching part 18 generates the address of an image memory 12 for reading CMYK image data in a plane sequence when the decision result indicates the engine is a 4-cycle engine, and divides an image bus into four and generates the address of the image memory 12 for reading the CMYK image data in a dot sequence divisionally by 2 bits when the judged result is a tandem engine.例文帳に追加

データ送信制御切替部１８は、判定結果が４サイクルエンジンであったときには、ＣＭＹＫの画像データを面順次で読み出すための画像メモリ１２のアドレスを生成し、タンデムエンジンであったときには画像バスを４分割し、ＣＭＹＫの画像データを２ビットずつ分割して点順次で読み出すための画像メモリ１２のアドレスを生成する。 - 特許庁

The mobile electronic device 2 determines whether a data field is attached according to the arrangement of bits in the predetermined position of a record read command received from the processing apparatus 1, and in determining the attachment of the data field, determines the number of records to be read according to the value of the data field, and reads the determined number of record data from the storage section 28.例文帳に追加

携帯可能電子装置２は、処理装置１より受信するレコード読出しコマンドの所定の位置のビットの並びに応じてデータフィールドが付されているか否かを判定し、データフィールドが付されていると判定した場合、データフィールドの値に応じて読み出すレコードの数を決定し、決定した数のレコードデータを前記記憶部２８から読み出す。 - 特許庁

The method includes the step of setting the first input of each full adder circuit to the same fixed value, the step of connecting each respective input bit of the set number of input bits to the second input of a respective one of the full adder circuits, and the step of using the output of the carry chain of the array of the full adder circuits as the result of the logic function.例文帳に追加

前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 - 特許庁