「bits」に関連した英語例文の一覧と使い方(120ページ目) - Weblio英語例文検索

The address signal A <15:0> of 16 bits generated when a jumping instruction is performed is decoded by a decoder 20, fixed data from outside is selected in accordance with a decoded 3-bit decode data by a selector 30 to be inputted to a CPU core 10 to output an extension address signal A<17:16> from the CPU core 10.例文帳に追加

ジャンプ命令を行なったときに発生する１６ビットのアドレス信号Ａ＜１５：０＞をデコーダ２０でデコードし、デコードされた３ビットのデコードデータに応じて外部からの固定データをセレクタ３０で選択してＣＰＵコア１０に入力し、そのＣＰＵコア１０から拡張アドレス信号Ａ＜１７：１６＞を出力する。 - 特許庁

Then, at the time of reading the immediate data of 16 bits, the read of the data to a pertinent address is simultaneously performed, the data read from the ROM 11 are outputted through an immediate data bus 17 to an immediate data transfer destination judgment circuit 20 and the data read from the ROM 12 are outputted through the immediate data bus 18 to the immediate data transfer destination judgment circuit 20.例文帳に追加

そして、１６ビットの即値データを読み出すときには、該当するアドレスに対して同時にデータの読み出しを行い、ＲＯＭ１１から読み出したデータは即値データバス１７を介して即値データ転送先判断回路２０に出力し、ＲＯＭ１２から読み出したデータは即値データバス１８を介して即値データ転送先判断回路２０に出力する。 - 特許庁

A conical grinder 11 with a plurality of cutting bits 21 protrusively provided at the surface of a conical rotation body 20 is connected to an engine 3 mounted to a travel device 2, turning the small diameter side downward, and the conical grinder 11 is rotated along the vertically cut face 7 of the asphalt pavement to polish the cut face 7 in tapered shape.例文帳に追加

円錐状の回転体２０の表面に、複数個の切削ビット２１を突設した円錐状グラインダー１１を、その小径側を下方に向けて、走行装置２に取付けたエンジン３に接続して、アスファルト舗装の垂直切断面７に沿って円錐状グラインダー１１を回転させて切断面７をテーパー状に研磨するようにしたものである。 - 特許庁

When the picture elements which continue in the image data are taken into account, the possibility of higher-order bits becoming equal to each other when a bit plane is disassembled becomes larger and the compression efficiency in binary run length conversion is improved even when the colors largely change (for example, red and blue) by making the indexes of the largely changing colors to have close values.例文帳に追加

画像データ中で連続する画素同士を考えた場合、色としては大きく変化（例えば赤と青）していたとしても、その大きく変化する色のインデックス同士を近い値になるようにしておけば、ビットプレーン分解した場合の上位ビットが等しくなる可能性が大きくなり、２値ランレングス変換における圧縮効率が向上する。 - 特許庁

In a method for accessing multi-dimensional array data stored in a memory system using a dynamic type memory device, low level bits in indexes of multi-dimensional array data being at least two-dimensional or above among multi-dimensional array data are uniformly assigned to column addresses showing inner-page addresses of the memory device to generate the memory addresses.例文帳に追加

本発明は、ダイナミック型のメモリデバイスを使用したメモリシステム上に格納された多次元配列データにアクセスする方法であって、多次元配列データのうち少なくとも二次元以上のインデクスの下位ビットを、メモリデバイスのページ内アドレスを表すカラムアドレスに均等に割り振ってメモリアドレスを生成する。 - 特許庁

The current fusing type metal fuse can be formed utilizing constitution such as one part of metal wiring, or the like which exists in a semiconductor device originally, since pads and wiring required in current-fusing of a metal fuse can be shared by arraying metal fuses in an array state, storing data of multi-bits can be performed with less pads and smaller pattern occupied area.例文帳に追加

金属配線の一部などの半導体装置が本来有する構成を利用して電流溶断型のメタルヒューズを形成でき、且つメタルヒューズをアレイ状に配置することで、メタルヒューズの電流溶断時に必要となるパッドや配線を共用できるため、少ないパッド数且つ小さいパターン占有面積で多ビットのデータ記憶が可能となる。 - 特許庁

Bit map image data corresponding to an alphabet 'A' is developed in a print developing buffer and, in case of heading print, respective bits composing the bit map image data are read out sequentially from an upper line to a lower line and from left to right in each line before being fed to a print head and printed.例文帳に追加

アルファベットの「Ａ」に対応するビットマップイメージデータが印字展開バッファに展開され、ビットマップイメージデータを構成する各ビットが、頭出し印字の場合、上のラインから下のラインへ順に、かつ各ラインにおいては、左から右の順に読み出され、印字ヘッドに供給されて印字される。 - 特許庁

A receiver R receives this FSK modulated wave to restore the symbol, counts the number of erroneous values among redundant bits included in the restored symbol, determines whether to perform bad frame masking processing and what bad frame masking processing to be performed on the basis of the result, and carries out the determined processing.例文帳に追加

受信装置Ｒは、このＦＳＫ変調波を受信してシンボルを復元し、復元したシンボルに含まれる冗長ビットのうち値が誤っているものの個数を数え、その結果に基づいて、バッドフレームマスキング処理を行うか否か、また、どのようなバッドフレームマスキング処理を行うかを決定し、決定した処理を実行する。 - 特許庁

When standard CD information is recorded on a writable recording carrier, the logic values interchanging alternately of the copy bits in recorded information, indicate that information recorded on the record carrier is a copy, without adversely affecting the reading of the information with a standard CD player.例文帳に追加

標準ＣＤ情報が書込可能型記録担体上に記録された場合、これによれば記録された情報内の複写ビットの交互に入れ替わる論理値により、標準のＣＤプレーヤによるその情報の読み取り処理に何ら悪影響を与えることなく、当該記録担体上に記録された情報が複写であることを示す。 - 特許庁

In a defect analyzing computer 10, the number of defective bits are counted for each coordinate based on defective data (bit map data) BD obtained by an electrical test by a tester 2 and a defect numbers histogram is made (means 12), wavelet analysis is performed for the defect numbers histogram and a wavelet coefficient is calculated (means 13).例文帳に追加

不良解析計算機１０は、テスタ２による電気的試験により得られた不良データ（ビットマップデータ）ＢＤに基づいて座標ごとに不良ビット数をカウントして不良数ヒストグラムを作成し（手段１２）、不良数ヒストグラムについてウェーブレット解析を行ないウェーブレット係数を算出する（手段１３）。 - 特許庁

To perform a read or a write of a plurality of bytes by one time access even in a memory array constitution in which two bits are accumulated in one memory cell, and to make this memory array usable for every system while increasing the read speed by using a sense amplifier not precharged which is the read system with furthermore high speed.例文帳に追加

１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁

The PPCM sync information contains the number of samples (40, 80, or 160, according to sampling frequencies), a data rate ('0' in the case of VBR: being an identifier showing that data in the sub-packet are compressed data), the sampling frequencies fs and the number of quantized bits, Qb, and channel allocation information.例文帳に追加

ＰＰＣＭシンク情報は１パケット当たりのサンプル数（サンプリング周波数ｆｓに応じて４０、８０又は１６０）、データレート（ＶＢＲの場合には「０」：サブパケット内のデータが圧縮データであることを示す識別子）、サンプリング周波数ｆｓ及び量子化ビット数Ｑｂ、チャネル割り当て情報などを含む。 - 特許庁

The information processor comprises means for generating the binary data part by inserting a specified bit value for every specified bits such that the data sequence of a real time command is not included for the binary data being transmitted to the printer, and means for transmitting a data sequence including the generated binary data part to the printer.例文帳に追加

情報処理装置の挿入生成手段は、印刷装置に対して送信するバイナリデータに対して、リアルタイムコマンドのデータ列が含まれないように所定ビットごとに所定のビット値を挿入してバイナリデータ部を生成し、送信手段は、生成されたバイナリデータ部を含むデータ列を印刷装置に送信する。 - 特許庁

When found that all the bits are logical 0 in UOP 6, 7, 8, 9, and 11 at the start to playback an optical disk, the program reproduction or random playback become possible by carrying out a program to enable the program reproduction function or random setting to enable the random playback function.例文帳に追加

光ディスクに対する再生処理が開始し、ＵＯＰ６，７，８，９，１１の各ビットが全て論理０であると判定された場合に、プログラム再生機能の設定を可能にするプログラム設定可処理またはランダム再生機能の設定を可能にするランダム設定可処理の実行により、プログラム再生またはランダム再生が可能になる。 - 特許庁

The wireless receiving apparatus 1 includes an antenna verification section 19 that decides a phase offset added to a signal which a wireless transmission apparatus 5 transmits via a second antenna 64 according to FBI bits by comparing a received signal with a plurality of weight vector objects determined on the basis of a phase offset decided in the past.例文帳に追加

無線受信装置１は、過去に判定した位相オフセットに基づいて決定した複数のウエイトベクトル候補値を受信信号と比較することにより、ＦＢＩビットに従って無線送信装置５が第２アンテナ６４から送信する信号に付加した位相オフセットを判定するアンテナ・ベリフィケーション部１９を備える。 - 特許庁

A memory system 1 has: a NAND flash memory 12 having a plurality of memory cells and capable of recording data of one bit, two bits or more in one memory cell; and a duplex conversion circuit 21 for duplexing by assigning input data to a predetermined threshold level and the other threshold level different from the predetermined threshold level.例文帳に追加

メモリシステム１は、複数のメモリセルを有し、１つのメモリセルに１ビット又は２ビット以上のデータを記録することが可能なＮＡＮＤ型フラッシュメモリ１２と、入力データを所定の閾値レベルと、所定の閾値レベルとは異なる別の閾値レベルとに割り当てることにより二重化する二重化変換回路２１とを有する。 - 特許庁

A memory system includes: a nonvolatile semiconductor memory 1 having a plurality of memory cells for storing x bits(x is an integer of three or more) and provided with a memory cell array 11 in which bit allocation is performed to 2^x threshold distributions; and a controller 2 for controlling operation of the nonvolatile semiconductor memory 1 during writing.例文帳に追加

実施形態に係わるメモリシステムは、ｘ（ｘは３以上の整数）ビットを記憶する複数のメモリセルを有し、２^ｘ個の閾値分布にビット割り付けが行われるメモリセルアレイ１１を備える不揮発性半導体メモリ１と、書き込み時に不揮発性半導体メモリ１の動作を制御するコントローラ２とを備える。 - 特許庁

In this system, a serial/parallel converting circuit 11 simultaneously supplies digital signals of R, G, and B components of prescribed n bits to a plurality of lookup tables, 13R, 13G, 13B provided for respective color components sequentially as address signals, so as to generate corrected digital signals, and then a selector 14 selects the digital signals from the timely- appropriate lookup tables to output them.例文帳に追加

シリアル／パラレル変換回路１１から順次出力される所定ｎビットのＲ、Ｇ、Ｂ成分のディジタル信号を同時に、各色成分毎に設けられた複数のルックアップテーブル１３Ｒ、１３Ｇ、１３Ｂにアドレス信号として供給して補正処理したディジタル信号を発生させ、セレクタ１４によりその時点で適切なルックアップテーブルからのディジタル信号を選択して出力する。 - 特許庁

In each piston case member 22a, a travel distance of the piston 61 reciprocating to give the hitting forces to bits 41, etc. provided in the piston case members 22a, etc., respectively, is set to be different per piston case member 22a in order to hit and drive each bit 41, etc. by staggering an operation time of each bit 41, etc. from each other.例文帳に追加

各ピストンケース部材２２ａは、ピストンケース部材２２ａ，・・・にそれぞれ設けてある各ビット４１，・・・が互いに時間をずらしながら打撃駆動するようにすべく、ビット４１，・・・に打撃力を与えるために往復運動するピストン６１の移動距離が各ピストンケース部材２２ａ毎に異なるように設定されている。 - 特許庁

This interrupt controller is provided with: an interrupt flag pattern setting part 11 presetting an interrupt factor to be desired to be detected from the interrupt factors inputted by an interrupt flag having a plurality of bits; and an interrupt flag detection part 12 comparing the inputted interrupt factor with the preset interrupt factor, and outputting an interrupt detection signal to a priority order decision circuit 10 in the case of accordance.例文帳に追加

複数ビットを備えた割り込みフラグによって入力される割り込み要因の中から、検出したい割り込み要因を予め設定する割り込みフラグパターン設定部１１と、前記入力される割り込み要因と前記予め設定した割り込み要因とを比較し、一致した際に、優先順位判定回路１０に対して割り込み検出信号を出力する割り込みフラグ検出部１２とを設ける。 - 特許庁

An exclusive OR circuit 18 for receiving an output PN pattern signal (PNSCR) from a scramble pattern generating circuit 14 descrambles received data (RXD), a 1-bit error correction circuit 26 applies CRC error correction processing to the descrambled and parallel-converted data, and data (P_DATASEC) in 160 bits subjected to scramble processing are fed to a parallel exclusive OR (EXOR) circuit 40.例文帳に追加

受信データ(RXD)がスクランブルパターン発生回路14からの出力PNパターン信号(PNSCR)が入力される排他的論理和回路18にてスクランブル解除され、これをパラレル化したデータが１ビット誤り訂正回路26にてCRC誤り訂正処理されて、スクランブル処理が施されている160ビットのデータ(P_DATASEC)が並列排他論理和(EXOR)回路40に供給される。 - 特許庁

In the ultrasonic probe 2, an ultrasonic receiving signal is subjected to A/D conversion by an analog/digital converter 28 and, after the obtained digital signal of a plurality of channels and a plurality of bits is subjected to P/S conversion by a parallel/serial converter 29, the obtained signal is converted to a light signal by an electrooptical transducer 30 to be transmitted by an optical fiber 52.例文帳に追加

超音波探触子２では、超音波の受信信号をアナログ／デジタル変換器２８でＡ／Ｄ変換し、得られた複数チャネル複数ビットのデジタル信号をパラレル／シリアル変換器２９でＰ／Ｓ変換した後、電光変換素子３０で光信号に変換して光ファイバ５２で伝送する。 - 特許庁

In the case that an information processing unit acquires an IP address, installed position information of the information processing unit is set, an IP address management server 3 generates the IP address to prescribed bits of which the information denoting locality such as a postal number and a telephone station number is included on the basis of the installed position information and allows the information processing unit 11 to store the IP address.例文帳に追加

情報処理装置でＩＰアドレスを取得する際に、情報処理装置の設置位置情報を設定して、この設置位置情報に基づいてＩＰアドレス管理サーバ３で、郵便番号、電話局番等の地域を表す情報を所定ビットに含ませたＩＰアドレスを生成し、このＩＰアドレスを情報処理装置１１に記憶させる。 - 特許庁

Further, the data stored in the data storage part 4a are read out and outputted to an output terminal 2, and delayed by ≥1 bits through the write address delay circuit 8, and a parity matching circuit 11 compares the parity generated by the parity generating circuit 10 with the parity read out of the parity storage part 4b and outputs the parity comparison result from a comparison result output terminal 3.例文帳に追加

また、データ記憶部４ａの記憶データを読み出して出力データを出力端子２に出力すると共に、書き込みアドレス遅延回路８で１ビット以上遅延させて、パリティ生成回路１０で生成したパリティと、パリティ記憶部４ｂから読み出したパリティをパリティ照合回路１１で照合してパリティ照合結果を照合結果出力端子３から出力する。 - 特許庁

In the temporary image data storage device 2, 32 pieces of image data corresponding to 32 dots for one block in the divided area are converted to X pieces of block image data collecting the respective bits of the image data for one block in data stream converting circuits 21 and 22 and these block image data are stored in an image memory 24 for temporary storage for the divided areas.例文帳に追加

画像データ一時記憶装置２では、データ列変換回路２１、２２にて、分割領域中１ブロック分３２ドットに対応する３２個の画像データが、各々画像データの各ビットが１ブロック分まとめられたＸ個のブロック画像データに変換され、これらのブロック画像データが分割領域分一時記憶用画像メモリ２４に格納される。 - 特許庁

Quantization during encoding and de-quantization (sixteen bits) during decoding, via the use of one of three tables selected based on each coefficient's position, have parameter values that already compensate for factors of other transformation multiplications, except for those of a power of two (e.g. 2 or 1/2), which are performed by a shift operation during the transformation and inverse transformation processes.例文帳に追加

それぞれの係数の位置に基づいて選択された３つのテーブルの１つを使用した、符号化中の量子化および復号化中の非量子化（１６ビット）は、他の変換乗算の要素を、２の累乗（例えば、２または１／２）の要素を除いて既に補正するパラメータ値を有し、この２の累乗は、変換および逆変換処理中にシフト演算によって実行される。 - 特許庁

A FIF of a DIS signal includes 68th to 75th bits for informing the presence/absence of reception functions of various image information items using a color space Lab and also includes an Xth bit for informing the presence/absence of reception functions of various image information items using a color space sYCC in the facsimile machine capable of communicating color image information.例文帳に追加

カラー画像情報を通信可能なファクシミリ装置において、ＤＩＳ信号のＦＩＦに、色空間Ｌａｂを用いた各種画像情報の受信機能の有無を通知する６８〜７５ビットが設けられ、更に、色空間ｓＹＣＣを用いた画像情報の受信機能の有無を通知するＸビットが設けられている。 - 特許庁

This memory device comprises memory cells 20 provided with a first structure and a second structure being able to be in a storage state, a means for reconfiguring the memories between a first mode in which the storage states of the first and the second structure indicate respectively first and second data bits and a second mode in which the some data bit is indicated by combination of the storage states.例文帳に追加

メモリ装置であって、それぞれ、記憶状態が可能な第１の構造及び第２の構造を備える記憶セル（２０）と、前記第１及び第２の構造の前記記憶状態が、それぞれ、第１及び第２のデータ・ビットを表わす第１のモードと、前記記憶状態の組み合わせによって、あるデータ・ビットを表す第２のモードとの間で、前記メモリを再構成するための手段が含まれている、メモリ装置。 - 特許庁

An OD[5:0] of 6 bits and a carry signal CA is output form a frame control circuit 12, and one analog switch 23 corresponding to the carry signal CA is added in a DAC 13, and one of analog reference voltages of 65 kinds is output according to the frame, and thereby, the number of grayscale of four times of 2^6=64 is attained.例文帳に追加

フレーム制御回路１２から６ビットのＯＤ［５：０］とキャリー信号ＣＡを出力し、ＤＡＣ１３内にキャリー信号ＣＡに対応するアナログスイッチ２３を一つ追加し、６５種類のアナログ基準電圧のいずれかをフレームに応じて出力するようにしたため、２^6＝６４階調の４倍の階調数を得ることができる。 - 特許庁

In the bar code system in which three reference points are provided at prescribed intervals at orthogonal positions and the information area of 4 bits extending orthogonally is provided at a position sandwiching these reference points, the information of the bar code system is fetched as a binary signal by a CCD camera 12, the areas and centroid positions of respective detected images are calculated from the binary signal and three reference points are detected out of these images.例文帳に追加

直交する位置に３個の基準点を所定間隔おいて設け、これら基準点を挟む位置にあって直交する方向に延びる４ビットの情報領域を設けたバーコードシステムにおいて、バーコードシステムが持つ情報をＣＣＤカメラにより二値化信号として取り込み、この二値化信号から各検出画像の面積および重心位置を算出し、その中から３個の基準点を検出する。 - 特許庁

A plurality of columns can be designated to the column number designation data, the conversion part 66 outputs column numbers of all columns designated by the column number designation data to a second electrode driving circuit 56 and the conversion part 62 outputs row numbers corresponding to the positions of the bits being turned on by the column data of the columns designated by the column number designation data to a first electrode driving circuit 55.例文帳に追加

行番号指定データには、複数の行を指定することができ、変換部６６は、行番号指定データで指定された全ての行の行番号を第２の電極駆動回路５６に出力し、変換部６２は、行番号指定データで指定された行の行データでオンしているビットの位置に対応した列番号を第１の電極駆動回路５５へ出力する。 - 特許庁

When an image for synthesis processing is present in a cut block in a block synthesis circuit 58, the upper eight bits of an image signal at the side of a frame memory 51 and an image signal at the side of a synthesis signal generation circuit 53 (or the side of a synthesis signal input circuit 54) are inputted for synthesis processing, and the synthesized data are stored at a working memory 56.例文帳に追加

ブロック合成回路５８では、切り出されたブロック内に合成処理を行う画像が存在する場合には、フレームメモリ５１側の画像信号及び合成信号生成回路５３側（または合成信号入力回路５４側）の画像信号それぞれの上位８ビットが入力され、合成処理が行われ、作業メモリ５６に合成されたデータが格納される。 - 特許庁

Alternatively, an encoded predictive value determining section 104 predicts an encoded predictive value, that is a signal level of the predictive value after encoding, beforehand from a signal level of the predictive value, and a result of adding the quantized value and the second offset value is further added/subtracted to/from the encoded predictive value by an adder 111, thereby obtaining encoded data of M bits.例文帳に追加

一方で、符号化予測値決定部１０４にて前記予測値の信号レベルから符号化後の予測値の信号レベルである符号化予測値を前もって予測し、量子化値と前記第２オフセット値との加算結果を、更に加算器１１１にて前記符号化予測値に加減算することにより、Ｍビットの符号化データを得る。 - 特許庁

According to control of a mute circuit 63, the adder 61 integrates signals of an integration section by accumulating signal values every time sampling clock is supplied for signals of range established as an integration section among signals corresponding to 0.5 bits of disk data supplied from the A/D conversion circuit 42.例文帳に追加

加算器６１は、ミュート回路６３の制御に応じて、Ａ／Ｄ変換回路４２から供給されたディスクデータ０．５ビット分に相当するの信号のうち、積分区間として設定された範囲の信号について、サンプリングクロックが供給される毎に信号値を累算することにより、積分区間の信号を積分する。 - 特許庁

When the data are transferred in the block mode by a transmission controller, the data corresponding to a start bit are set at 1 with the data corresponding to the 2nd and 3rd bits set at 1 respectively.例文帳に追加

ブロックモードは、所定の長さのシリアルデータを転送するときに、転送するデータを複数のブロックに区分し、始めにどのブロックを転送するのかを示す情報であるブロック情報を送信し、続いてそのブロック情報によって特定されたブロックに含まれるデータを送信することによりデータを送受するモードである。 - 特許庁

A sync code SY0 of 32 bits indicating start of a sector consisting of a synchronization signal and user data has two Sync States (Primary Sync State and Secondary Sync State), each Sync State has State 1 or State 2 and State 3 or State 4 in which polarization of recorded data is reversed.例文帳に追加

同期信号及びユーザデータからなるセクタの開始を示す３２ビットのシンクコードＳＹ０は、２つのＳｙｎｃ Ｓｔａｔｅ（Ｐｒｉｍａｒｙ Ｓｙｎｃ ＳｔａｔｅとＳｅｃｏｎｄａｒｙ Ｓｙｎｃ Ｓｔａｔｅ）とを有し、各Ｓｙｎｃ Ｓｔａｔｅは、Ｓｔａｔｅ１ ｏｒ Ｓｔａｔｅ２と、その記録データの極性を反転させたＳｔａｔｅ３ ｏｒ Ｓｔａｔｅ４とを有している。 - 特許庁

In the past, BITs were executed primarily with a view to protecting investors of developed countries and their investments in a developing country where the rule of law has not yet been established, from legal and political risks including expropriation by the government of the developing country (the country receiving the investments, sometimes referred to as the host country) or arbitrary operation of laws, thus securing the proper treatment of the investors.例文帳に追加

従来二国間投資協定は、法による支配が確立していない途上国で、先進国の投資家及びその投資財産を、投資受入国（投資ホスト国とも呼ばれる）である途上国政府の収用や、法律の恣意的な運用などの法的・政治的リスクから守り、投資家の待遇を確保する目的で締結されてきた。 - 経済産業省

Therefore, the “investor-to-state” dispute settlement provisions in many FTAs/EPAs and BITs provide an advance agreement of the contracting party countries to submit disputes to arbitration (in the form of an advance comprehensive agreement on arbitration submission), in order to enable investors to submit such investment dispute, if any, to arbitration immediately without obtaining individual consent to arbitration from the government of the host country.例文帳に追加

そこで、多くのFTA/EPA及びBIT における「投資家対国家」紛争解決条項は、この仲裁付託合意を予め締約国が行い（仲裁付託への事前の一括合意）、これによって、投資家が、実際の投資紛争が起きた後に相手国政府の仲裁付託合意を個別に取り付けることなく、即座に仲裁へ付託することを可能にしている。 - 経済産業省

Particular Features of Specific Dispute Settlement Procedures As stated above, the procedures for the settlement of state-to-state disputes in the FTAs/EPAs and BITs are similar to the WTO dispute settlement procedures, as all of them contain (i) consultation between disputing parties; (ii) referral of matters to a dispute settlement body; (iii) the rendition of a binding decision by such a dispute settlement body; and (iv) the rectification by the respondent of violations if any in the subject measure.　However, the details of the relevant provisions vary between the agreements.例文帳に追加

個別的な手続の特徴 前述のとおり、国家間の紛争を解決するため の手続は、①当事国間協議、②紛争解決組織へ の問題付託、③紛争解決組織による拘束的決定、 ④被申立国による措置是正、というWTO紛争 解決手続に類似した仕組みを採用しているが、 個々の手続の規定ぶりは協定により様々であ る。 - 経済産業省

With limited exceptions, no BITs we have examined limit the scope of matters that can be referred to dispute settlement, although a small number of agreements provide that state-to-investor disputes which are currently pending in any international arbitration court cannot be referred to any international arbitration court as a state-to-state dispute (see, for example, Chile - Turkey BIT, Article 12, Paragraph 10, and South Africa - Turkey BIT Article 8, Paragraph 8)例文帳に追加

また、少数の例外を除き、多くの協定 は申立の対象分野を特に限定していない。なお、一 部の協定では、既に投資家と国家との間の紛争と して国際仲裁裁判所（international arbitration court）に係属しており、現時点でも係争中の紛争 については、国家間の紛争として国際仲裁裁判所 に提訴することはできない旨規定している（チ リ－トルコ12条10項、南アフリカ－トルコ８条 ８項等）。 - 経済産業省

As described above, most FTAs/EPAs and BITs stipulate that either the relevant arbitral tribunal or the relevant council body consisting of representative of the contracting parties is authorized to render an award binding on the parties. Accordingly, when such an award is rendered (such award being a requirement of the respondent to take corrective measures or to make compensation, as the case may be), the respondent is obligated to implement it in good faith.例文帳に追加

前述のとおり、多くのFTA・EPA 及びBIT は、 仲裁廷又は締約国の代表者から成る機関は拘束力 のある仲裁判断を行うとしており、その場合、問題 措置について何らかの是正・補償を行うべきとの 仲裁判断を受けた被申立国は、その判断を誠実に 履行する義務を負うこととなる。 - 経済産業省

In contrast, only a small number of BITs include provisions to ensure the implementation of the relevant award (for example, Canada - El Salvador BIT provides that the complainant may either receive compensation from the responding party, or if the respondent has not implemented the arbitral award, suspend the provision of a benefit thereunder equivalent to the level of benefit subject to the arbitral award if the arbitral award is not implemented (Article 13)).例文帳に追加

一方、 BIT の中でこうした履行を担保するための規定を 置いているものは極めて少ない（カナダ－エルサ ルバドルは、履行がなされない場合、申立国は相手 国から補償を受けるか、又は仲裁判断の対象とな った利益と同等の利益の相手国への適用を停止す ることができる旨規定（13条)）。 - 経済産業省

The number of Free Trade Agreements (FTAs)/Economic Partnership Agreements (EPAs) and Bilateral Investment Treaties (BITs) (hereinafter all referred to as "EPAs") has increased substantially in recent years across the world including Japan, in which rules, rights and obligations related to trade policy in countries function as new international rules to supplement the WTO agreements.例文帳に追加

なお、近年では数多くの経済連携協定（EPA）、自由貿易協定（FTA）及び投資協定（BIT。以下、序論においてこれらの協定をまとめて「経済連携協定等」という）が我が国を含む世界各国で締結され、WTO協定を補完する新たな国際ルールとして、貿易政策の様々な側面に係る各国の権利・義務を規定している。 - 経済産業省

It is possible to pass Python long integers where integers are requested; however no proper range checking is done -- the most significant bits are silently truncated when the receiving field is too small to receive the value (actually, the semantics are inherited from downcasts in C -- your mileage may vary).A few other characters have a meaning in a format string.例文帳に追加

Python 整数型を要求している場所に Python 長整数型を渡すのは可能です; しかしながら、適切な値域チェックはまったく行われません --値を受け取るためのフィールドが、値全てを受け取るには小さすぎる場合、上桁のビット群は暗黙のうちに切り詰められます (実際のところ、このセマンティクスは C のダウンキャスト (downcast) から継承しています -- その恩恵は人それぞれかもしれませんが)。 その他、書式化文字列において意味を持つ文字がいくつかあります。 - Python

A base station apparatus includes: a DCI format selection unit 209 for selecting identification information for identifying a DCI format for SU-MIMO and a DCI format for MU-MIMO; a control signal generation unit 210 for generating a control signal which includes the identification information and includes the DCI format for SU-MIMO or MU-MIMO having the same number of bits; and a transmitter for transmitting the control signal to a mobile station device.例文帳に追加

ＳＵ−ＭＩＭＯ用のＤＣＩフォーマットとＭＵ−ＭＩＭＯ用のＤＣＩフォーマットとを識別する識別情報を選択するＤＣＩフォーマット選択部２０９と、識別情報を含み、同一のビット数を有するＳＵ−ＭＩＭＯ用又はＭＵ−ＭＩＭＯ用のＤＣＩフォーマットを含む制御信号を生成する制御信号生成部２１０と、制御信号を移動局装置に送信する送信手段とを具備することを特徴とする。 - 特許庁