「bits」に関連した英語例文の一覧と使い方(123ページ目) - Weblio英語例文検索

The semiconductor device has: a first and second pulse input circuits to input complementary first and second pulses after comparing them respectively with the reference voltage; and a plurality of data input circuits for taking in the input signals corresponding to the data consisting of a plurality of bits with their change start points made the same as the first and second pulses after comparing them with the reference voltage.例文帳に追加

半導体装置は、相補的な第１パルスと第２パルスをそれぞれ参照電圧とを比較して取り込む第１及び第２パルス入力回路、変化起点が第１及び第２パルスの変化起点と揃うようにそれぞれ形成された複数ビットからなるデータに対応した入力信号を参照電圧と比較してそれぞれ取り込む複数からなるデータ入力回路を有する。 - 特許庁

Disclosed is a bitstream generating device which generates one output bitstream by combining at least two variable-length codes each comprising a combination of a prefix and a suffix, the bitstream generating device calculating positions of start bits of suffixes of the variable-length codes in an output bitstream based upon lengths of prefixes and lengths of suffixes of at least the two variable-length codes.例文帳に追加

プレフィックスとサフィックスとの組合せからなる可変長符号を少なくとも二つ結合して、一つの出力ビット列を生成するビット列生成装置であって、少なくとも二つの可変長符号のそれぞれにおけるプレフィックスの長さとサフィックスの長さとに基づいて、各可変長符号のサフィックスの先頭ビットの出力ビット列における位置を算出する。 - 特許庁

In this anti-counterfeit thread, a semiconductor chip including a memory for a plurality of bits and provided with antenna wiring is adhered or embedded to/in one side of a base material made of paper slit in narrow width, and the anti-counterfeit thread is stuck to the surface of the sheet-shaped base material or inserted into the sheet-shaped base material.例文帳に追加

複数ビットのメモリを内蔵し、かつ、アンテナ配線を備えた半導体チップを、細幅にスリットした紙製基材の片面に接着または埋没させて成ることを特徴とする偽造防止用スレッドであり、本発明の第二手段は、偽装防止用スレッドをシート状基材の表面に貼合またはシート状基材の内部に挿入して成ることを特徴とする偽造防止用紙である。 - 特許庁

When the variation of all trains of reel symbols is stopped with the operation of the stop button, the putting out of the tokens is executed referring to the payment table based on the number of bits with the tokens per game when the combination of the symbols stopped lines up along the valid lines so as to coincide with the minor winning combination of the symbols hit by the lottery.例文帳に追加

停止ボタンが操作されるに伴って全て列のリール図柄の変動が停止された場合に、その停止図柄の組み合わせが上記抽選で当選した小役の入賞図柄の組み合わせと一致するように有効ラインに沿って揃ったときには、１ゲームのメダルの賭け枚数を基に支払テーブルを参照して小役の入賞に対するメダルの払い出しを実行する。 - 特許庁

The prediction-error encoder 15 applies variable length coding to a group information expressing a group including the magnitude of the prediction error, and an additional bit expressing the specific value of the prediction error in the group; and encodes the prediction error subjected to variable length coding except for the lower-bit data in the additional bits, when the magnitude of the prediction error is larger than the predetermined level.例文帳に追加

予測誤差符号化部１５は、予測誤差の大きさの属するグループを示すグループ情報とそのグループの中の予測誤差の特定の値を示す付加ビットとを可変長符号化すると共に、予測誤差の大きさが所定値以上の場合において、その可変長符号化された予測誤差の付加ビットの下位ビットデータを符号化対象から除いて符号化する。 - 特許庁

A method for erasing the memory cells in a memory array includes a step of applying erase pulses to the bits of the cell groups in a memory array, and a step of making erase verification only in the subgroups of the erased cell groups in order to check whether or not the threshold voltage (Vt) of the memory cell is as low as the erasure verification voltage level(EV).例文帳に追加

メモリアレイ内のメモリセルを消去するための方法であって、メモリセルアレイのセル集団のビットに消去パルスを加える段階と、メモリセルの閾値電圧（Ｖｔ）が消去確認（ＥＶ）電圧レベルまで下がっているか否かを検査するために、消去確認動作を、消去されているセル集団のサブグループだけで実行する段階と、を含んでいる方法である。 - 特許庁

Based on the field signals f1-f4, the ROM 300, 302, 304, 306 decode and output 4-line simultaneous selecting MLS operation results performed on the display patterns identified by the 1st to 4th bits of gradation data and the dummy display patterns corresponding thereto by using an orthogonal function specified by a combination of a scanning pattern and a dummy scanning pattern of a virtual electrode.例文帳に追加

ＲＯＭ３００、３０２、３０４、３０６は、走査パターンと仮想電極のダミーの走査パターンとの組み合わせにより規定される直交関数を用いて、階調データの第１〜第４ビットにより特定される表示パターンとこれに対応したダミーの表示パターンとに対して行った４ライン同時選択のＭＬＳ演算結果を、フィールド信号ｆ１〜ｆ４に基づき、デコード出力する。 - 特許庁

In one embodiment, the method comprises steps of scanning bits of a document, generating a cryptographic hash, converting the cryptographic hash into a machine readable code, selecting a plurality of locations for the code on the document, and rewriting the document with the code by modifying one area of the document.例文帳に追加

一実施形態において、本方法は、文書のビットをスキャンする段階と、暗号ハッシュを発生する段階と、前記暗号ハッシュを機械読み取り可能コードに変換する段階と、前記文書上の前記コードに対する複数のロケーションを選択する段階と、前記文書の一領域を修正することにより前記文書を前記コードとともに再度書き込む段階とを有する。 - 特許庁

A permutation data transform method for enhancing security includes: an input port for receiving data with a plurality of bits; a divider for dividing the data into a first segment and a second segment; and an output port for outputting exponential permutation of the data as transformed data by using the first segment, the second segment and a modulus which is defined beforehand.例文帳に追加

セキュリティ強化のため転置データ変換の方法であり、複数のビットを含むデータを受信する入力ポートと、前記データを第一のセグメントと第二のセグメントに分割する分割器と、前記第一のセグメント、前記第二のセグメント及び予め定義されたモジュラスを使用して前記データの指数的転置を変換されたデータとして出力する出力ポートとを含む。 - 特許庁

The modulator includes a direct modulation synthesizer circuit, a reference frequency oscillator for providing an input reference signal to the direct modulation synthesizer circuit for locking the carrier frequency to a stable frequency, and a pre-emphasis unit for receiving data bits and for producing a modulating signal for direct modulation of the direct modulation synthesizer circuit, the modulation signal having data bit dependent voltage levels.例文帳に追加

直接変調シンセサイザ回路と、搬送周波数を、ある安定した周波数にロックするために、直接変調シンセサイザ回路に入力基準信号を供給するための基準周波数発振器と、データ・ビットを受信し、直接変調シンセサイザ回路の直接変調のための、データ・ビット依存電圧レベルを有する変調信号を生成するためのプリエンファシス・ユニットとを含む変調器。 - 特許庁

For the calculated residual, a coding parameter selection section 190 selects per time, from a plurality of coding parameters each indicating a combination of a lower bit length of fixed length coding and a type of variable length coding for the remaining upper bits, the one indicating a combination that produces the shortest code length of past residuals when coding the past residuals rather than the calculated residual.例文帳に追加

符号化パラメータ選択部１９０は、算出された残差に対して、固定長符号を用いる下位ビット長と残りの上位ビットに用いる可変長符号の種別との組み合わせを示す複数の符号化パラメータのうち、当該残差より過去の残差を符号化した場合に当該過去の残差の符号長が最も短くなる組み合わせを示すものを時刻ごとに選択する。 - 特許庁

The electronic control circuit 4 for receiving detection signals SG of the ion current detection circuit 3 has a data storage means (ST1) for digitally converting and storing the detection signals SG at a resolution of 12 bits, and a control means (ST1-ST4) for controlling combustion based on knock signals extracted by applying BPF processing to the stored signal data.例文帳に追加

イオン電流検出回路３の検出信号ＳＧを受ける電子制御回路４は、１２ビットの分解能で、検出信号ＳＧをデジタル変換して記憶するデータ記憶手段（ＳＴ１）と、記憶された信号データにＢＰＦ処理を施して抽出されるノック信号に基づいて燃焼制御を実行する制御手段（ＳＴ２〜ＳＴ４）と、を有して構成される。 - 特許庁

When all the bits included in the data read from the flash memory and the coherency code written together with the above data are logically 0, or when they are logically 1, a correction error is determined even when no correction error is detected on the basis of the ECC, and the result is transmitted to a host system.例文帳に追加

そして、そのデータをフラッシュメモリから読み出したときに、そのデータ及びそのデータと共に書き込まれた整合性符号に含まれる全てのビットが論理値０のビットであるとき、又は、その全てのビットが論理値１のビットであるとき、ＥＣＣに基づいて訂正不能エラーの発生が検出されなかった場合でも、訂正不能エラーが発生したと判断し、ホストシステムにその旨を通知する。 - 特許庁

A variable analog-to-digital converting apparatus 1 for the image sensor comprises at least one first N-bit nonlinear coarse converter 21 which receives a pixel voltage signal (Vpix), so that the apparatus feeds a binary word of N+M bits continuously relating to a voltage of a pixel, and at least one second M-bit linear fine converter 22 which is connected to the first converter 21.例文帳に追加

画像センサ用の可変アナログ・デジタル変換装置１は、装置がピクセルの電圧連続的に関係するＮ＋Ｍビットのバイナリ・ワードを供給するために、ピクセル電圧信号（Ｖｐｉｘ）を受け取る少なくとも１つの第１のＮビット非線形粗変換器２１と、第１の変換器２１に接続された少なくとも１つの第２のＭビット線形密Ｍビット変換器２２とを備える。 - 特許庁

By selecting a polynomial to approximate a data stream in row for the data stream in the row, storing a coefficient of the polynomial in the memory device and also storing in the memory device the correction value to express difference with an integer with less than eight bits between each of the data comprising the data stream in the row and the value by the polynomial, the original data is accurately restored with the efficient memory.例文帳に追加

一連のデータ列に対して当該一連のデータ列を近似する多項式を選択し、当該多項式の係数を記憶装置に記憶するとともに、前記一連のデータ列を構成する個々のデータと多項式による値との差異を８ビット以下の整数値で表す補正値を記憶装置に記憶することにより、効率的に記憶するとともに正確に元のデータを復元する。 - 特許庁

Deriving the N-bit PON port identifier includes mapping N-1 least significant bits (LSB) of the M-bit multicast address to N-1 LSB of the N-bit PON port identifier and setting a 1 most significant bit (MSB) of the N-bit PON port identifier to a bit setting that designates the N-bit PON port identifier as being a multicast port identifier.例文帳に追加

ＮビットＰＯＮポート識別子を導出することは、ＭビットマルチキャストアドレスのＮ−１個の最下位ビット（ＬＳＢ）をＮビットＰＯＮポート識別子のＮ−１個のＬＳＢにマッピングすること、および、ＮビットＰＯＮポート識別子の１個の最上位ビット（ＭＳＢ）を、ＮビットＰＯＮポート識別子をマルチキャストポート識別子であるとして指定するビット設定に設定することを含む。 - 特許庁

A telecommunication system has at least one receiver provided with a symbol listing means SLM for producing a list LoS of symbols pj which may potentially be received, a marginalization means MGM for associating probability values PrIV(ck) to bits representing the listed symbols pj, and a decoding means CHDEC for refining the probability values.例文帳に追加

受信される可能性があるシンボルｐｊのリストＬｏＳを作成するためのシンボルリスティング手段ＳＬＭと、上記リスティングされたシンボルｐｊを表すビットに確率値ＰｒＩＶ（ｃｋ）を関連付けるためのマージナライゼーション手段ＭＧＭと、その確率値を精緻化するための復号手段ＣＨＤＥＣとを備える少なくとも１つの受信機を有する通信システムに関する。 - 特許庁

The bit counter is provided with: many clock generation parts which correspond to inputted program data, are synchronized only by program data among the program data, and generates mutually different clock signals; and a counter which is synchronized with the clock signals outputted from the clock generation parts, successively shifts input data at the time of synchronization and counts the number of bits of the program data to be programmed among the program data.例文帳に追加

入力されるプログラムデータと対応し、前記プログラムデータのうちプログラムデータによってのみ同期され、互いに異なるクロック信号を発生するための多数のクロック発生部と、前記クロック発生部から出力される前記クロック信号によって同期され、同期時に入力データを順次シフトさせ、前記プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタを含む。 - 特許庁

A transmission terminal generates a stream comprising the prescribed number of PCM codes whose polarity bit are fixed to "1" and transmits the stream to a reception terminal, and generates a data PCM code stream comprising 8-bit PCM codes the polarity bit of which is fixed to "1" and the remaining 7 bits of which are sequentially assigned to transmission data and transmits the stream to the reception terminal.例文帳に追加

送信端末は、各ＰＣＭ符号の極性ビットを“１”に固定した所定数のＰＣＭ符号からなるストリームを生成して受信端末へ送信し、続いて各ＰＣＭ符号の極性ビットを“１”に固定し、残りの７ビットを送信データに順次割り当てることで８ビットＰＣＭ符号からなるデータＰＣＭ符号ストリームを生成して受信端末へ送信する。 - 特許庁

The processing device in this invention is constituted with a memory unit which can store data, a butterfly arithmetic processing part to perform plural of butterfly arithmetic processing and a processing part to reassemble bits in reverse order which writes result of the plural butterfly arithmetic processing by the butterfly arithmetic processing part into a memory address reassembled in reverse bit order without writing the results of the butterfly arithmetic processing into the memory address in processing sequence.例文帳に追加

本発明の処理装置は、データを記憶可能なメモリと、複数のバタフライ演算処理を行うバタフライ演算処理部と、バタフライ演算処理部による複数のバタフライ演算処理の結果を処理順のメモリのアドレスに書き込まず、ビット逆順の並び替えを行ったメモリのアドレスに該バタフライ演算処理の結果を書き込むビット逆順並び替え処理部とを有する。 - 特許庁

A variable write depth shift register is used to update an output value of the control system in such a way that only a number of bits of a data word, which has to be updated to form the updated output value via a serial data transfer, is transferred to the variable write depth shift register, so that the output value is updated in a shorter time and can be updated more frequently.例文帳に追加

更新された出力値を形成するためにシリアルデータ転送によって更新されなければならない、データワードのいくつかのビットだけが可変書込み深度シフトレジスタに転送されるように制御システムの出力値を更新するために、可変書込み深度シフトレジスタが使用され、その結果、出力値がより短い時間で更新され、より頻繁に更新できるようになる。 - 特許庁

A transmission apparatus 2 transmits, before each of data signals each comprising a 8-bit MAC frame, a reference signal including pulses whose number corresponds to each MAC frame number a receiver 3 recovers a clock used for sampling on the basis of the received reference signal pulses, recognizes the frame number by counting the pulses, and cross-references the recognized frame number with the data signal received for every 8 bits.例文帳に追加

送信装置２において、ＭＡＣフレームの８ビットごとのデータ信号の前に、そのＭＡＣフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置３において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、８ビットごとに受信するデータ信号と対応付ける。 - 特許庁

To solve the problem that if motion pictures with caption is compressed in a compression system based on quantization in a frequency region where white of high luminance is used in many cases in order to heighten perceptivity in caption indication of motion pictures, picture quality of a total picture deteriorates compared with a case where there is no caption since mosquito noises tend to occur around characters, and bits concentrate to character parts.例文帳に追加

動画像の字幕表示には、視認性を高めるために高輝度の白色を用いることが多いが、周波数領域での量子化をベースとした圧縮方式で、このような字幕付き動画を圧縮すると、文字周囲にモスキートノイズが発生しやすく、また、文字部にビットが集中するために画像全体の画質が、字幕がないときに比べて劣化する。 - 特許庁

A frame inverting part 2 of a transmitting part 100 operates data during M (M is an integer except for 0) time slots between frame synchronizing patterns distributed over multiplexed data signals S2a and S2b according to a signal logic and supplies the frame synchronizing bits distributed and located over the data signals S2a and Sob to a sum arithmetic part 3 while controlling the inversion according to this arithmetic result.例文帳に追加

送信部１００のフレーム反転部２は、多重化データ信号Ｓ２ａ及びＳ２ｂに分散されたフレーム同期パターン間のＭタイムスロット（Ｍは０以外の整数）間のデータを信号論理に従って演算し，この演算結果に従ってデータ信号Ｓ２ａ及びＳ２ｂの分散配置されたフレーム同期ビットを反転制御して和分演算部３に供給する。 - 特許庁

In the decoding circuit 70 of the display device which performs gradation display by selecting gradation voltages of a plurality of stages according to display signal bits D0 to D5, transmission paths for the respective gradation voltages are constituted by connecting a serial path of five N-type transistors T0a to T5a and a serial path of five P-type transistors T0b to T5b in parallel.例文帳に追加

表示信号ビットＤ０〜Ｄ５に応じて複数段階の階調電圧を選択することによって、階調表示を実行する表示装置のデコード回路７０において、各階調電圧の伝達経路を、５個のＮ型トランジスタＴ０ａ〜Ｔ５ａによる直列経路と、５個のＰ型トランジスタＴ０ｂ〜Ｔ５ｂによる直列経路とを並列接続して構成する。 - 特許庁

The radio mobile set for transmitting and receiving data with a base station compares the reception electric field intensities of a plurality of antennas by using the timing of a collision control bit which does not have to be received among collision control bits (E) in a sub frame or the timing of the collision control bit and a ramp (a guard time for burst transient response), and selects an antenna of a larger electric field intensity.例文帳に追加

基地局との間でデータを送受信する無線移動機において、サブフレーム中の衝突制御ビット（Ｅ）のうち、受信する必要のない衝突制御ビットのタイミングまたは衝突制御ビットと、ランプ（バースト過度応答用ガード時間）のタイミングを用いて複数のアンテナの受信電界強度を比較し、電界強度のより大きい方のアンテナを選択する。 - 特許庁

The invention includes: receiving control information by a physical resource with at least one out of a plurality of control information formats different in bit numbers via a physical control channel; and detecting, in the physical resource, control information bits which are coded into a given-integer multiple of a given bit number in the physical control channel, for the plurality of control information formats different in bit numbers.例文帳に追加

物理制御チャネルを介してビット数が異なる複数の制御情報フォーマットの少なくともいずれか１つにより制御情報を物理リソースにより受信するステップと、ビット数が異なる複数の制御情報フォーマットについて、物理制御チャネルにおいて所与のビット数の所与の整数倍に符号化された制御情報ビットを物理リソースにおいて検出するステップとを含む。 - 特許庁

Here, if waveform shaping of the remote code control signal ends in failure, a code output decision signal indicating that the remote control code signal is output and a last remote control code signal are output to the code shaping unit selector 13 on condition that waveform shaping of the last remote control code signal was successful and the number of bits of the current remote control code signal is within a range of predetermined conditions.例文帳に追加

ここではリモコンコード信号の波形整形が失敗した場合、前回のリモコンコード信号の波形整形が成功し、かつ今回のリモコンコード信号のビット数が所定条件の範囲内であれば、そのリモコンコード信号を出力させることを示すコード出力判定信号と、前回のリモコンコード信号とをコード整形部選択部１３に出力する。 - 特許庁

To correctly discriminate and assemble a P format and to prevent occurrence of deviation in data in assembled frames on the occurrence of an error in bits in an SAR header including a CSI bit of an AAL 1 cell or in the case insertion of a dummy cell with respect to a band control system used when a consecutive data row transferred with divisions by cells of the AAL 1 format is received and assembled.例文帳に追加

本発明はＡＡＬ１フォーマットのセルによって分割して転送された連続データ列を受信して組立てる際の帯域制御方式に関し，ＡＡＬ１セルのＣＳＩビットを含んだＳＡＲヘッダに複数ビットのエラーの発生時や，ダミーセルの挿入時にも正しくＰフォーマットを判定して組立を行ってフレーム内のデータにずれが生じることを防ぐことを目的とする。 - 特許庁

To solve the problem that a recording format for conventional DVCPRO compression cannot be utilized as it is because the number of quantization steps or the number of effective bits of a quantized AC component after quantization is required to be increased though bit stream conversion can be executed without deteriorating the quality of a picture by introducing a compression system capable of executing bit stream conversion from DVCPRO to MPEG.例文帳に追加

ＤＶＣＰＲＯからＭＰＥＧへビットストリーム変換を可能とする圧縮方式を導入することにより、画質劣化なくビットストリーム変換を行うことが可能になるが、そのためには量子化ステップ数や量子化後のＡＣ成分の有効ビット数を増加させる必要があるため、従来のＤＶＣＰＲＯ圧縮の記録フォーマットをそのまま利用することができない。 - 特許庁

In an information carrier provided with a main recording area recorded with main information and a sub recording area recorded with a sub digital information and forming sub information channel by predetermined bits of the sub digital information, the sub recording area is provided with a recording section recording alternatively various sub information channel packets recognizable by at least one category code.例文帳に追加

主情報が記録された主記録領域とサブディジタル情報が記録されたサブ記録領域とを具え、サブディジタル情報の所定のビットがサブ情報チャネルを形成しいる情報キャリアにおいて、前記サブ記録領域が、少なくとも一つのカテゴリコードにより識別し得る種々のサブ情報チャネルパケットが交互に記録された部分を具えていることを特徴とする。 - 特許庁

During decoding function inspection, the CPU 4 writes data obtained by encoding inspection data D15 to D0 in advance and generating and adding virtual inspection bits D20 to D16 into the memory 3 without operating the error correction circuit 12, and performs inspection by reading and collating in the decoded state of the written data by the error correction circuit 12.例文帳に追加

復号化機能検査時には、ＣＰＵ４は、予め検査用データＤ１５〜Ｄ０を符号化し仮想検査ビットＤ２０〜Ｄ１６が生成され付加されたデータを誤り訂正回路１２を機能させない状態でメモリ３に対して書き込ませ、書き込まれたデータについて誤り訂正回路１２に復号化させた状態で読み出して照合することにより検査を行う。 - 特許庁

In the encoding rate controller and video data transmission system, bits are allocated to a current picture on the basis of previous encoding results without defining a relation between an encoding rate and the distortion.例文帳に追加

エンコーディング率と歪曲との関係を定義せずとも、従来のエンコーディング結果に基づいて現在のピクチャーにビットを割当て、現在のピクチャーの性質が以前のピクチャーと異なる場合、制限されたビットに合せるように強制せず、量子化スケール変化による追加ビットも使用せずにピクチャー内の多様な性質に適応して量子化スケールを設定するエンコーディング率制御器、及びビデオデータ伝送システムである。 - 特許庁

Within a frame wherein at least part of guard bits in a first slot are present in a second slot following the first slot, data to be used for adjusting transmission timing of a mobile station are transmitted, and these data are used to control the transmission timing of a signal requesting channel allocation so that the mobile station transmits the signal-requesting channel allocation to a wireless base station 100.例文帳に追加

第１スロット内のガードビットの少なくとも一部が第１スロットに連続する第２スロットに存在するフレームで、該移動局の送信タイミングを調整するために用いられるデータの送信を行い、該データを用いてチャネルの割り当てを要求する信号の送信タイミングを制御することにより、チャネルの割当てを要求する信号を該移動局が該無線基地局１００へ送信する。 - 特許庁

In this system, a serial/parallel converting circuit 11 simultaneously supplies digital signals of R, G, and B components of prescribed n bits to a plurality of lookup tables, 13R, 13G, 13B provided for respective color components sequentially as address signals, so as to generate corrected digital signals, and then a selector 14 selects the digital signals from the timely- appropriate lookup tables to output them.例文帳に追加

シリアル／パラレル変換回路１１から順次出力される所定ｎビットのＲ、Ｇ、Ｂ成分のディジタル信号を同時に、各色成分毎に設けられた複数のルックアップテーブル１３Ｒ、１３Ｇ、１３Ｂにアドレス信号として供給して補正処理したディジタル信号を発生させ、セレクタ１４によりその時点で適切なルックアップテーブルからのディジタル信号を選択して出力する。 - 特許庁

A plurality of columns can be designated to the column number designation data, the conversion part 66 outputs column numbers of all columns designated by the column number designation data to a second electrode driving circuit 56 and the conversion part 62 outputs row numbers corresponding to the positions of the bits being turned on by the column data of the columns designated by the column number designation data to a first electrode driving circuit 55.例文帳に追加

行番号指定データには、複数の行を指定することができ、変換部６６は、行番号指定データで指定された全ての行の行番号を第２の電極駆動回路５６に出力し、変換部６２は、行番号指定データで指定された行の行データでオンしているビットの位置に対応した列番号を第１の電極駆動回路５５へ出力する。 - 特許庁

When an image for synthesis processing is present in a cut block in a block synthesis circuit 58, the upper eight bits of an image signal at the side of a frame memory 51 and an image signal at the side of a synthesis signal generation circuit 53 (or the side of a synthesis signal input circuit 54) are inputted for synthesis processing, and the synthesized data are stored at a working memory 56.例文帳に追加

ブロック合成回路５８では、切り出されたブロック内に合成処理を行う画像が存在する場合には、フレームメモリ５１側の画像信号及び合成信号生成回路５３側（または合成信号入力回路５４側）の画像信号それぞれの上位８ビットが入力され、合成処理が行われ、作業メモリ５６に合成されたデータが格納される。 - 特許庁

Further, the data stored in the data storage part 4a are read out and outputted to an output terminal 2, and delayed by ≥1 bits through the write address delay circuit 8, and a parity matching circuit 11 compares the parity generated by the parity generating circuit 10 with the parity read out of the parity storage part 4b and outputs the parity comparison result from a comparison result output terminal 3.例文帳に追加

また、データ記憶部４ａの記憶データを読み出して出力データを出力端子２に出力すると共に、書き込みアドレス遅延回路８で１ビット以上遅延させて、パリティ生成回路１０で生成したパリティと、パリティ記憶部４ｂから読み出したパリティをパリティ照合回路１１で照合してパリティ照合結果を照合結果出力端子３から出力する。 - 特許庁

Quantization during encoding and de-quantization (sixteen bits) during decoding, via the use of one of three tables selected based on each coefficient's position, have parameter values that already compensate for factors of other transformation multiplications, except for those of a power of two (e.g. 2 or 1/2), which are performed by a shift operation during the transformation and inverse transformation processes.例文帳に追加

それぞれの係数の位置に基づいて選択された３つのテーブルの１つを使用した、符号化中の量子化および復号化中の非量子化（１６ビット）は、他の変換乗算の要素を、２の累乗（例えば、２または１／２）の要素を除いて既に補正するパラメータ値を有し、この２の累乗は、変換および逆変換処理中にシフト演算によって実行される。 - 特許庁

Particular Features of Specific Dispute Settlement Procedures As stated above, the procedures for the settlement of state-to-state disputes in the FTAs/EPAs and BITs are similar to the WTO dispute settlement procedures, as all of them contain (i) consultation between disputing parties; (ii) referral of matters to a dispute settlement body; (iii) the rendition of a binding decision by such a dispute settlement body; and (iv) the rectification by the respondent of violations if any in the subject measure.　However, the details of the relevant provisions vary between the agreements.例文帳に追加

個別的な手続の特徴 前述のとおり、国家間の紛争を解決するため の手続は、①当事国間協議、②紛争解決組織へ の問題付託、③紛争解決組織による拘束的決定、 ④被申立国による措置是正、というWTO紛争 解決手続に類似した仕組みを採用しているが、 個々の手続の規定ぶりは協定により様々であ る。 - 経済産業省

When bit depth conversion predictive encoding is selected in intra-encoding, a bit depth conversion predictive encoding unit 60 performs bit depth conversion processing on an N-bit image signal for a designated encoding unit to convert the image signal to a low bit depth image of N-Δ bits, performs encoding/decoding processing on the lower layer signal, and performs inverse bit depth conversion processing on the decoded image.例文帳に追加

イントラ符号化で、ビット深度変換予測符号化が選択された場合、ビット深度変換予測符号化部６０は、指定された符号化ユニットに対して、Ｎビットの画像信号に対してビット深度変換処理を行うことでＮ−Δビットの低ビット深度画像に変換し、該下位階層信号に対して、符号化・復号処理を行い、その復号画像に対して、逆ビット深度変換処理を行う。 - 特許庁

When an uplink deteriorates, or the ratio of the number of transmittable FBI bits to an ID code size becomes a predetermined ratio or lower owing to a compressed gap, a controller 111 determines that DPDCHs are transmitted from cells other than the primary cell, and controls the determination section 110 so as to deal all cells presumed to transmit DPDCHs as objects of RAKE composition, without restricting its object to the primary cell.例文帳に追加

上り回線が劣化した場合や、コンプレストギャップにより伝送できるＦＢＩビット数がＩＤ ｃｏｄｅ長に対して一定の割合以下になる場合、制御部１１１は、プライマリセル以外からもＤＰＤＣＨが送信されると判断し、ＲＡＫＥ合成対象をプライマリセルに限定せず、ＤＰＤＣＨを送信すると推定されるセル全てを対象とするようにプライマリセル判定部１１０を制御する。 - 特許庁

A bit embedding timing determination circuit 13 determines timing for embedding bits 102 for starting synchronous compression coding in a speech baseband signal 101 outputted from a speech baseband signal transmission system circuit 11, and determines at what timing of the input speech baseband signal 101 to make a speech compression system circuit 12 perform compression coding, and directs the timing to a bit superposition circuit 14.例文帳に追加

ビット埋め込みタイミング決定回路１３は音声ベースバンド信号送出系回路１１から出力される音声ベースバンド信号１０１に同期圧縮符号化スタートのためのビット１０２を埋め込むタイミングを決定し、音声ベースバンド信号１０１の入力のどのタイミングで音声圧縮系回路１２に圧縮符号化させるかを決定し、そのタイミングをビット重畳回路１４へ指示する。 - 特許庁

In this apparatus, a switch is set according to the contents of head data of data to be received, a baud rate is judged on the basis of a time from the first fall to the next rise in the head data of the received data and the number of bits determined from the setting status of the switch, and this judged baud rate is set to receive the data.例文帳に追加

この発明は、受信するデータにおける先頭データの内容に合わせてスイッチを設定しておき、データを受信した時、受信したデータの先頭データにおける最初の立下りから次の最初の立ち上がりまでの時間と上記スイッチの設定状態から判定されるビット数とに基づいて受信データのボーレートを判断し、この判断したボーレートに設定してデータを受信するようにしたものである。 - 特許庁

The invention includes a plurality of latch circuits latching words formed of pilot bits from a plurality of slots, a plurality of correlators coupled to the latch circuits for correlating the words to a series of predetermined values, and a coupler for coupling the groups of the correlators so that maximum peak values of the same size and of the opposite polarity are formed at a zero time shift and a middle time shift.例文帳に追加

複数のスロットからのパイロットビットにより形成されるワードをラッチングしている複数のラッチ回路と、該ラッチ回路に結合され、前記ワードを一連の所定の値に相関させる複数の相関器と、前記相関器それぞれの集合を結合して、同じ大きさで極性が反対である最大ピーク値が０時間シフト及び中間時間シフトで形成されるようにする結合器とを含むことを特徴とする。 - 特許庁