「bits」に関連した英語例文の一覧と使い方(115ページ目) - Weblio英語例文検索

As to an area in which an address given as a measurement test pattern continues over 16 bits on an LSB side, the address decoder 11 for selecting four ROMs 3A-3D mounted in the microcomputer outputs a decode signal for simultaneously selecting the ROMs 3A-3D corresponding to the area in receipt of an IDDQ test signal.例文帳に追加

マイコンに搭載される４つのＲＯＭ３Ａ〜３Ｄを選択するためのアドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＬＳＢ側の１６ビットに亘り連続する領域については、その領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力する。 - 特許庁

To provide the evaluation device of portable electronic equipment for freely changing the bit width of one arbitrary bit or a plurality of bits ranging from the arbitrary bit to another bit constituting transmission data to be transmitted to the portable electronic equipment, and for improving the margin measurement precision of the bit width of data which can be received by the portable electronic equipment.例文帳に追加

携帯可能電子装置に対して送信する送信データを構成する任意の１ビットまたは任意のビットから別のビットまでの間の複数ビットのビット幅を自由に変化させ、携帯可能電子装置により受信可能なデータのビット幅のマージン測定精度を向上することが可能な携帯可能電子装置の評価装置を提供すること。 - 特許庁

The processor determines that the whole bits of one subword are the same value using the output of an ALU 18 as an input, assigns a register entry in the register file respectively concerning other subwords after excluding the subwords with the same value, and holds data, which indicates granting the same value, concerning the subwords having the same value.例文帳に追加

プロセッサは、ＡＬＵ１８の出力を入力として、いずれかのサブワードの全てのビットが同一値であることを判断し、同一値であるサブワードを除き、他のサブワードについて、それぞれ、レジスタファイル中のレジスタエントリを割り当て、同一値であるサブワードについて、同一値を与えることを示すデータを保持する。 - 特許庁

A semiconductor device comprises an amplification portion, a bias control circuit which generates a bias voltage applied to an input signal to the amplification portion, an A-D conversion circuit for A-D converting the output of the amplifier by the prescribed number of bits and a control circuit which outputs a control signal to the bias control circuit.例文帳に追加

増幅部と、前記増幅部の入力信号に印加するバイアス電圧を生成するバイアス制御回路と、前記増幅部の出力を所定のビット数でＡＤ変換するＡＤ変換回路と、前記バイアス制御回路に制御信号を出力する制御回路とを具備する半導体装置を構成する。 - 特許庁

To apply the Interleaved Frequency Domain Multiplexing (IFDM) to an uplink demodulation reference signal while keeping the number of bits of control information specifying a cyclic shift and an orthogonal cover code transmitted from a base station device to a mobile station device regarding the uplink demodulation reference signal to which the cyclic shift and orthogonal cover code are applied.例文帳に追加

サイクリックシフト、オーソゴナルカバーコードが適用される上りリンク復調用参照信号において、基地局装置から移動局装置へ送信されるサイクリックシフト、オーソゴナルカバーコードを指定する制御情報のビット数を保ったまま上りリンク復調用参照信号にIFDMを適用する。 - 特許庁

An SBW-ECU determines the shift position corresponding to an operation position of the shift lever based on a magnetic field change detected by a magnetic field detecting sensor arranged on a moving passage of the shift lever and a combination of digital signals of predetermined 3 bits which correspond to a plurality of shift positions, respectively.例文帳に追加

ＳＢＷ−ＥＣＵは、シフトレバーの移動経路上に設けられた磁界検知センサにより検知された磁界変化と、複数のシフトポジションにそれぞれ対応した予め定められた３ｂｉｔのデジタル信号の組み合わせとに基づいて、シフトレバーの操作位置に対応したシフトポジションを判定する。 - 特許庁

Pseudo half-tone gradations are given corresponding to the decimal place data generated by processing a signal of n-bits as a result of a time-spatial integration of the lighted dot pattern by changing over the turned-on dot pattern of a different turned-on dot density at a display unit cycle.例文帳に追加

ｎビットの信号を処理することによりに発生する小数点以下のデータに対応して、点灯ドット密度の異なる点灯ドットパターンを表示単位周期で切り換えることにより、上記点灯ドットパターンの時空間的な積分結果として、上記小数点以下のデータに対応する擬似的な中間階調を与える。 - 特許庁

The predetermined data transfer instruction is provided with a register designation field(Rm, Rn) with a plurality of bits for explicitly designating the number of one register from a group of registers, and data transfer between the registers corresponding to numbers which are not less or not more than the number designated by the register designation field is instructed.例文帳に追加

所定のデータ転送命令は、一群のレジスタの中から一つのレジスタの番号が明示的に指定される複数ビットのレジスタ指定フィールド（Ｒｍ、Ｒｎ）を有し、レジスタ指定フィールドで指定された番号以上又は以下の番号に対応するレジスタとメモリとの間のデータ転送を指示する。 - 特許庁

The method for scrambling address data includes; a step in which external address data inputted from a flash controller 2000 is converted to internal address data which operates in a flash memory device 1000; and a step in which a present data accessing operation relating to the address data is neglected when address bits in the external address data have specific scramble values.例文帳に追加

フラッシュ制御器２０００から入力された外部アドレスデータを、フラッシュメモリ装置１０００で動作する内部アドレスデータに変換するステップと、前記外部アドレスデータ内のアドレスビットが特定のスクランブル値を有するとき、前記外部アドレスデータと関連した現在のデータアクセス動作を無視するステップとを含む。 - 特許庁

In response to detecting the failure in the first link, at an IO device end, the first set of lanes is switched with the second set of lanes for exchanging the second set of bussed bits between the first PCIE bridge and the first IO device over the second link using the second set of lanes.例文帳に追加

第１のリンクにおける故障の検出に応答して、第１のＰＣＩＥブリッジと第１のＩＯデバイスとの間で、第２のレーン・セットを用いて第２のリンクを介して第２のバス伝送ビット・セットを交換するために、ＩＯデバイス・エンドにおいて、第１のレーン・セットを第２のレーン・セットにスイッチする。 - 特許庁

The PPCM sink information includes the number of samples per packet (40, 80, or 160, depending on the sampling frequency), a data rate ['0', when it is VBR(variable bit rate): an identifier showing that data in the sub-packet are compressed data], sampling frequency and the number of quantizing bits, channel allocating information, and the like.例文帳に追加

ＰＰＣＭシンク情報は１パケット当たりのサンプル数（サンプリング周波数ｆｓに応じて４０、８０又は１６０）、データレート（ＶＢＲの場合には「０」：サブパケット内のデータが圧縮データであることを示す識別子）、サンプリング周波数ｆｓ及び量子化ビット数Ｑｂ、チャネル割り当て情報などを含む。 - 特許庁

A turbo coding device includes a deinterleave generator 2 for calculating two consecutive deinterleave positions by only executing addition/subtraction processing and comparison calculation processing and a memory IF3 for generating an interleave sequence of turbo codes which disposes by disposing a plurality of information bits in a deinterleave position calculated by the deinterleave generator 2.例文帳に追加

連続する２つの逆インタリーブ位置を加減算処理と比較計算処理を実施するだけで算出する逆インタリーブ生成器２と、逆インタリーブ生成器２により算出された逆インタリーブ位置に複数の情報ビットを配置してターボ符号のインタリーブ系列を生成するメモリＩＦ３とを設ける。 - 特許庁

The code generating amount controller is provided with a code generating amount control device 101 that receives an alpha value 113 and assigns small bits relatively to an image with higher transparency as quantization characteristic designation information 115 given to a quantizer 105 in response to the alpha value 113 by increasing/decreasing a quantization step size, for example.例文帳に追加

アルファ値１１３を入力する符号発生量制御器１０１を設け、このアルファ値１１３に応じて、量子化器１０５に与える量子化特性指定情報１１５として、例えば量子化ステップサイズの値を増減することで、透明度の高い画像に対しては相対的に少ないビットを割り当てるようにした。 - 特許庁

The 2nd digital information is recorded on the disk-like recording medium by wobbling a pit sequence recorded as a 1st signal so that a plurality of bits constituting the 2nd digital information are allocated in unit sections of one and the same synchronizing signal included in the 1st signal.例文帳に追加

ディスク状記録媒体に対して第１の信号として記録されるピット列をウォブルさせることにより記録される第２のデジタル情報について、上記第１の信号中に含まれる同一の同期信号の単位区間内に、第２のデジタル情報を構成する複数のビットを割り振るようにして記録する。 - 特許庁

A circling movable chain 15a is provided by directing the front side and rear face side of a cutter head 2 in the substantially radial direction on the shield machine 1 provided with the rotating cutter head 2 contacted on a heading, and bits 14, 14... are provided in the form of a row on the chain 15a along a circumferential direction.例文帳に追加

切羽に当接して回転駆動するカッタヘッド２を備えたシールド掘削機１において、カッタヘッド２には、カッタヘッド２の正面側および背面側をほぼ半径方向に沿って周回移動自在なチェーン１５ａが設けられ、チェーン１５ａには周方向に沿って列状にビット１４、１４…が設けられている。 - 特許庁

The subcarrier adaptive control method includes a stage (S2) of obtaining necessary transmission power per unit bit of each combination of a subcarrier on the basis of propagation estimation results of respective subcarriers and a modulation system or encoding rate and a stage (S3) of selecting combinations of subcarriers and modulation systems or encoding rates in the increasing order of every unit bits.例文帳に追加

各サブキャリアの伝搬路推定結果に基づき、サブキャリアと変調方式又は符号化率との組み合わせの各々の単位ビット当たりの所要送信電力を求める過程（Ｓ２）と、単位ビット当たりの所要送信電力が小さい順に、サブキャリアと変調方式又は符号化率との組み合わせを選択する過程（Ｓ３）とを有する。 - 特許庁

A variable analog-to-digital converting apparatus 1 for the image sensor comprises at least one first N-bit nonlinear coarse converter 21 which receives a pixel voltage signal (Vpix), so that the apparatus feeds a binary word of N+M bits continuously relating to a voltage of a pixel, and at least one second M-bit linear fine converter 22 which is connected to the first converter 21.例文帳に追加

画像センサ用の可変アナログ・デジタル変換装置１は、装置がピクセルの電圧連続的に関係するＮ＋Ｍビットのバイナリ・ワードを供給するために、ピクセル電圧信号（Ｖｐｉｘ）を受け取る少なくとも１つの第１のＮビット非線形粗変換器２１と、第１の変換器２１に接続された少なくとも１つの第２のＭビット線形密Ｍビット変換器２２とを備える。 - 特許庁

By selecting a polynomial to approximate a data stream in row for the data stream in the row, storing a coefficient of the polynomial in the memory device and also storing in the memory device the correction value to express difference with an integer with less than eight bits between each of the data comprising the data stream in the row and the value by the polynomial, the original data is accurately restored with the efficient memory.例文帳に追加

一連のデータ列に対して当該一連のデータ列を近似する多項式を選択し、当該多項式の係数を記憶装置に記憶するとともに、前記一連のデータ列を構成する個々のデータと多項式による値との差異を８ビット以下の整数値で表す補正値を記憶装置に記憶することにより、効率的に記憶するとともに正確に元のデータを復元する。 - 特許庁

When bit depth conversion predictive encoding is selected in intra-encoding, a bit depth conversion predictive encoding unit 60 performs bit depth conversion processing on an N-bit image signal for a designated encoding unit to convert the image signal to a low bit depth image of N-Δ bits, performs encoding/decoding processing on the lower layer signal, and performs inverse bit depth conversion processing on the decoded image.例文帳に追加

イントラ符号化で、ビット深度変換予測符号化が選択された場合、ビット深度変換予測符号化部６０は、指定された符号化ユニットに対して、Ｎビットの画像信号に対してビット深度変換処理を行うことでＮ−Δビットの低ビット深度画像に変換し、該下位階層信号に対して、符号化・復号処理を行い、その復号画像に対して、逆ビット深度変換処理を行う。 - 特許庁

To provide a received frequency converting device and a frequency band switching method, with which accuracy in switching parallel connected band pass filters can be freely selected by changing the number of bits and positions of frequency setting data to be read and an image frequency band cab be attenuated for a fixed quantity in the frequency band of the band pass filters of the number of parallel connected band pass filters.例文帳に追加

並列接続した帯域通過フィルタの切り替え精度を、読み込む周波数設定データのビット数、位置を変えることで自由に選択可能とすると共に、並列接続した帯域通過フィルタの数×帯域通過フィルタの周波数帯域で一定量のイメージ周波数帯域の減衰を可能とした受信周波数変換装置及び周波数帯域切替方法を提供する。 - 特許庁

In the arithmetic operation apparatus to conduct data transformation processing such as a non-linear transform processing, input bit transition processing is executed in a pre-charge phase wherein all the selector input values comprising the logic circuit are kept at the same value and, after the transition processing is completed, the phase is shifted to an evaluation phase and output bits based on the data transformation processing are generated.例文帳に追加

非線形変換処理などのデータ変換処理を行う演算装置において、論理回路を構成するセレクタ入力値をすべて同一値に維持したプリチャージ・フェーズにおいて入力ビット遷移処理を実行させ、遷移処理終了後にエバリュエーション・フェーズへ移行してデータ変換処理に基づく出力ビット生成を行なう。 - 特許庁

Raster image data for a number of lines corresponding to the number of bits of a print head is set as image data to be printed and the image data in the image memory 104 is read out, line by line, in the reverse order from a line among lines related to the image data to be printed onto which the image data is written most lately.例文帳に追加

そして、印刷ヘッドのビット数に相当する行数分づつのラスタ画像データを印刷に供する画像データとし、この印刷に供する画像データに関連する行のうち最も最近に画像データが書き込まれた行から画像データの書き込みの逆順に１列づつ画像メモリ１０４から読み出す。 - 特許庁

A transmission terminal generates a stream comprising the prescribed number of PCM codes whose polarity bit are fixed to "1" and transmits the stream to a reception terminal, and generates a data PCM code stream comprising 8-bit PCM codes the polarity bit of which is fixed to "1" and the remaining 7 bits of which are sequentially assigned to transmission data and transmits the stream to the reception terminal.例文帳に追加

送信端末は、各ＰＣＭ符号の極性ビットを“１”に固定した所定数のＰＣＭ符号からなるストリームを生成して受信端末へ送信し、続いて各ＰＣＭ符号の極性ビットを“１”に固定し、残りの７ビットを送信データに順次割り当てることで８ビットＰＣＭ符号からなるデータＰＣＭ符号ストリームを生成して受信端末へ送信する。 - 特許庁

This imaging apparatus is provided with: an imaging device for picking up the image of an object and for generating the data of an image; an A/D conversion part for performing A/D conversion on the output of the imaging device; and a switching part for automatically switching the number of bits of digital data output from the A/D conversion part according to a change in a predetermined parameter.例文帳に追加

被写体を撮像して画像のデータを生成する撮像素子と、前記撮像素子の出力に対してＡ／Ｄ変換を行うＡ／Ｄ変換部と、所定のパラメータの変化に応じて、前記Ａ／Ｄ変換部から出力されたディジタルデータのビット数を自動的に切り替えて出力する切替部と、を備えることを特徴とする撮像装置。 - 特許庁

To provide a magnetic recording medium capable of realizing further enhancement of recording density with a simple layer structure, since a multi- valued recording system for recording plural information bits in a single writing region of a magnetic recording layer is proposed in order to enhance recording density and it is needed that the magnetic recording layer has a multi-layered structure for realizing the multi-valued recording system.例文帳に追加

記録密度の向上を図るために、磁気記録層の単一の書き込み領域に複数の情報を記録する多値記録方式が提案され、該多値記録方式を実現するためには、磁気記録層を多層構造とする必要があり、簡単な層構造で更なる記録密度の向上を実現することができる磁気記録媒体を提供する。 - 特許庁

The receiver is further provided with a hardness value detecting means HVDM for at least one of bits expressing the listed symbol pj, to detect a situation which does not change between a free one listed symbol and another symbol, and a probability value correcting means PVCM for changing the integer probability value PrIV (ck), related to such a bit which does not change, into a non-integer value.例文帳に追加

その受信機はさらに、リスティングされたシンボルｐｊを表すビットのうちの少なくとも１つが任意の１つのリスティングされたシンボルと別のシンボルとの間で変化しない状況を検出するための硬値検出手段ＨＶＤＭと、そのような変化しないビットに関連付けられる整数確率値ＰｒＩＶ（ｃｋ）を非整数値に変更するための確率値補正手段ＰＶＣＭとを備える。 - 特許庁

The processing device in this invention is constituted with a memory unit which can store data, a butterfly arithmetic processing part to perform plural of butterfly arithmetic processing and a processing part to reassemble bits in reverse order which writes result of the plural butterfly arithmetic processing by the butterfly arithmetic processing part into a memory address reassembled in reverse bit order without writing the results of the butterfly arithmetic processing into the memory address in processing sequence.例文帳に追加

本発明の処理装置は、データを記憶可能なメモリと、複数のバタフライ演算処理を行うバタフライ演算処理部と、バタフライ演算処理部による複数のバタフライ演算処理の結果を処理順のメモリのアドレスに書き込まず、ビット逆順の並び替えを行ったメモリのアドレスに該バタフライ演算処理の結果を書き込むビット逆順並び替え処理部とを有する。 - 特許庁

The present invention relates to an imaging apparatus comprising: an imaging element which images an object to produce data of an image; an A/D conversion section for performing A/D conversion upon output of the imaging element; and a switching section which switches and outputs the number of bits of digital data outputted from the A/D conversion section in accordance with the status of an operation sequence during imaging.例文帳に追加

被写体を撮像して画像のデータを生成する撮像素子と、前記撮像素子の出力に対してＡ／Ｄ変換を行うＡ／Ｄ変換部と、撮像時の動作シーケンスの状態に応じて、前記Ａ／Ｄ変換部から出力されたディジタルデータのビット数を切り替えて出力する切替部と、を備えることを特徴とする撮像装置。 - 特許庁

A variable write depth shift register is used to update an output value of the control system in such a way that only a number of bits of a data word, which has to be updated to form the updated output value via a serial data transfer, is transferred to the variable write depth shift register, so that the output value is updated in a shorter time and can be updated more frequently.例文帳に追加

更新された出力値を形成するためにシリアルデータ転送によって更新されなければならない、データワードのいくつかのビットだけが可変書込み深度シフトレジスタに転送されるように制御システムの出力値を更新するために、可変書込み深度シフトレジスタが使用され、その結果、出力値がより短い時間で更新され、より頻繁に更新できるようになる。 - 特許庁

A printer controller 201 receives a printing job from a host computer to set ID at every paper to transmit the same to an engine control part 202 and the engine control part 202 forms status data having the bits corresponding at every ID and sets the bit corresponding to the ID wherein paper feed is performed to 1 and sets the bit corresponding to discharged paper to 0.例文帳に追加

プリンタコントローラ201がホストコンピュータ等から印字ジョブを受けると用紙毎にIDを設定してエンジン制御部202へ送信し、エンジン制御部202がID毎に対応したビットを有するステータス情報を作成し、給紙が行われたIDに対応するビットを1にし、排紙された用紙に対応するビットを0にする。 - 特許庁

The electronic control circuit 4 for receiving detection signals SG of the ion current detection circuit 3 has a data storage means (ST1) for digitally converting and storing the detection signals SG at a resolution of 12 bits, and a control means (ST1-ST4) for controlling combustion based on knock signals extracted by applying BPF processing to the stored signal data.例文帳に追加

イオン電流検出回路３の検出信号ＳＧを受ける電子制御回路４は、１２ビットの分解能で、検出信号ＳＧをデジタル変換して記憶するデータ記憶手段（ＳＴ１）と、記憶された信号データにＢＰＦ処理を施して抽出されるノック信号に基づいて燃焼制御を実行する制御手段（ＳＴ２〜ＳＴ４）と、を有して構成される。 - 特許庁

The decoder separates the sector data and the first RS parity for cyclic hamming coding, and aligns this parities and corrects the one-bit errors of the parity by Reed-Solomon decoding by the second RS parity, then corrects the one-bit error by cyclic hamming decryption, and further corrects the errors of 2 bits or more by Reed-Solomon decoding by the first RS parity.例文帳に追加

復号器は、セクタデータと第１ＲＳパリティをｎ分割して巡回ハミング符号化し、このパリティを整列して第２ＲＳパリティによるリードソロモン復号でパリティの１ビットエラーを訂正した後に巡回ハミング復号により１ビットエラーを訂正し、更に第１ＲＳパリティによるリードソロモン復号により２ビット以上のエラーを訂正する。 - 特許庁

When all the bits included in the data read from the flash memory and the coherency code written together with the above data are logically 0, or when they are logically 1, a correction error is determined even when no correction error is detected on the basis of the ECC, and the result is transmitted to a host system.例文帳に追加

そして、そのデータをフラッシュメモリから読み出したときに、そのデータ及びそのデータと共に書き込まれた整合性符号に含まれる全てのビットが論理値０のビットであるとき、又は、その全てのビットが論理値１のビットであるとき、ＥＣＣに基づいて訂正不能エラーの発生が検出されなかった場合でも、訂正不能エラーが発生したと判断し、ホストシステムにその旨を通知する。 - 特許庁

The significant bit determination part generates boundary value data having information to significant bits for determining whether inputted data are saturated or not in response to a boundary value, and the saturation detection part receives data and determines whether the data are saturated or not in response to boundary value data to generate the determination result as a detection signal.例文帳に追加

有効ビット決定部は、境界値に応答して入力されるデータが飽和しているか否かを判断するための有効ビットに対する情報を有する境界値データを発生し、飽和検出部はデータを受信して境界値データに応答してデータが飽和されたか否かを判断し判断結果を検出信号として発生する。 - 特許庁

Further, when cell data having no data at a payload part in the synchronous cell data are detected, a free cell detection signal is generated, the delay means stops operating when the free cell detection signal is generated, and a fixed value is outputted as a delay result as to a specific number bits right after the operation starts thereafter.例文帳に追加

更に、同期セルデータ中のペイロード部にデータが含まれていないセルデータが検出されると、空きセル検出信号が生成され、遅延手段は、空きセル検出信号が生成されているときには動作を停止し、その後の動作開始直後からの所定のビット数分については固定値を遅延結果として出力する。 - 特許庁

The fault that the content of the ID bit after noise superimposition happens to correspond to the another data ID, hardly causes by defining the contents and switching sequence of the data ID so that ID switching may not exist which a pair of bits showing the change of level in the opposite direction does not occur, and the influence of noise can be effectively eliminated.例文帳に追加

そこで、逆方向レベル変化を示すビット対が生じないＩＤ切り替えが存在しないように、データＩＤの内容と切り替えシーケンスを定めておくことにより、ノイズ重畳後のＩＤビットの内容が偶然別のデータＩＤに一致する不具合が極めて生じにくくなり、ノイズの影響を効果的に排除することができる。 - 特許庁

A BFK12 synchronized with the SOF signal 10 is supplied to a PC side codec and the clocks by the number of bits of digital voice in terms of the clock frequency synchronously with it are supplied to the codec so as to supply a prescribed amount of the voice data stored in a memory 41 to the codec 4 independently of fluctuations in the SOF signal 10.例文帳に追加

ＰＣ側ＣＯＤＥＣには、ＳＯＦ信号１０に同期したＢＦＫ１２を供給するとともに、これに同期して前記クロック周波数で前記デジタル音声のビット数分だけクロック供給することで、メモリ４１に蓄えられた音声データをＳＯＦ信号１０の変動に関わらずＣＯＤＥＣ４に一定の音声データを供給する - 特許庁

The matrix image display device 100 includes a horizontal shift register 10 for generating a plurality of latch pulses NET, used to latch gradation data constituted of a plurality of bits in different timing respectively, and a latch pulse timing adjustment circuit 16; adopting a delay flip-flop 17, is connected after the output of the horizontal shift register 10.例文帳に追加

マトリックス画像表示装置１００であって、複数ビットからなる階調データをそれぞれ異なるタイミングでラッチする複数のラッチパルスＮＥＴを発生する水平シフトレジスタ１０を有し、この水平シフトレジスタ１０の出力の後に、遅延型フリップフロップ回路１７を採用したラッチパルスタイミング調整回路１６を接続した。 - 特許庁

In a semiconductor memory provided with a redundant circuit replacing the defective cell existing on a memory cell array by a redundant cell and relieving the defect, data DQ0-DQ15 of plural bits externally given are written into a memory cell in a memory cell array 30 by a write circuit 40, and read out from the memory cell array 30 by a read circuit 50.例文帳に追加

メモリセルアレイ上に存在する不良セルを冗長セルで置換して欠陥を救済する冗長回路を備えた半導体記憶装置において、外部から与えられる複数ビットのデータＤＱ０〜ＤＱ１５を書き込み回路４０によりメモリセルアレイ３０内のメモリセルに書き込み、これを読み出し回路５０によりメモリセルアレイ３０から読み出す。 - 特許庁

The lower order D/A converter 6 receives a high voltage side supply voltage VH supplied from a high voltage side power supply VSH, and varies a voltage between the voltages Vah and Vbh in 2^3 levels in accordance with high voltage lower bits D[2:0] to output an output voltage Vout variable in 2^6 levels.例文帳に追加

下位Ｄ／Ａコンバータ６は、高電圧側電源ＶＳＨから高電圧側電源電圧ＶＨの供給を受け、高電圧下位ビットＤ［２：０］に応じて、電圧Ｖａｈ及びＶｂｈの間の電圧を２^３段階に変化させることにより、２^６段階に変化する出力電圧Ｖｏｕｔを出力する。 - 特許庁

Serial data 101 inputted to a data distribution circuit 1 are distributed to one of n pieces of the cells for which 512 bits are one unit on this memory 3 specified by an address 102 and the data are stored in the address specified by a bit address generator 2 for moving the address by one bit each by a clock 102.例文帳に追加

データ振分け回路１に入力されたシリアルデータ１０１をアドレス１０２で指定されたメモリ３上の５１２ビットを一単位としたｎ個のセルのうちの一つのセルに振分け、クロック１０２によって１ビットずつアドレスを移動するビットアドレス発生器２の指定するアドレスにデータを格納する。 - 特許庁

In the case of integrating part of a valid symbol period of the OFDM signal and a correlation signal for a guard period to detect a peak position, the bit selection control circuit 20 selects bits with a properly small prescribed data width than the obtained data width as the result of integration of the maximum value of the peak detection period.例文帳に追加

ＯＦＤＭ信号の有効シンボル区間の一部と、ガード区間の相関信号を積分してピーク位置を検出するに際し、上記ビット選択制御回路２０はピーク検出区間の最大値に基づいて前記積分の結果、得られるデータ幅より適切な小さい一定のデータ幅のビットを選択する。 - 特許庁

To provide a liquid crystal display device capable of preventing a black level or a white level of an image to be displayed on a liquid crystal display panel from lowering when the number of bits of display data to be externally inputted to a display control circuit is smaller than that of display data to be outputted to a drain driver from the display control circuit.例文帳に追加

外部から表示制御回路に入力される表示データのビット数が、表示制御回路からドレインドライバに出力される表示データのビット数よりも小さい場合に、液晶表示パネルに表示される画像の黒レベル、あるいは白レベルが低下するのを防止することが可能な液晶表示装置を提供する。 - 特許庁

In the case of reception, a 1st frame synchronizing signal detection means 9 and a 2nd frame synchronizing signal detection means 10 retrieve the two frame synchronizing signals and when the 1st frame synchronizing signal is detected, the 2nd frame synchronizing signal after the N-bits is detected so as to receive the identification signal and the transmission data signal.例文帳に追加

受信時は、第一のフレーム同期検出手段９と第二のフレーム同期検出手段１０とによって二つのフレーム同期信号を探索し第一のフレーム同期信号を検出したときにＮビット以後の第二のフレーム同期信号を検出して識別信号と伝送データ信号とを受信するものである。 - 特許庁

When a multi-path delay of a transmission path between an OFDM transmitter 2 and an OFDM receiver is high, the OFDM transmitter 2 generates a transmission signal one transmission frame of which includes N samples and guard bits by k samples and transmits the transmission signal so that the OFDM receiver copes with the magnitude of the multi-path delay by increasing the guard time.例文帳に追加

ＯＦＤＭ送信機２は、ＯＦＤＭ受信機との間の伝送路において、マルチパス遅延量が大きい場合には、１伝送フレームにＮ個のサンプルとｋサンプル分のガードビットとを含む伝送信号を生成して送信し、マルチパス遅延量の大きさに、ガード時間を長くすることにより対応する。 - 特許庁