「bits」に関連した英語例文の一覧と使い方(118ページ目) - Weblio英語例文検索

This arithmetic operating device 1 has a setting part 20 setting in one or more unused bits of a single instruction, extended instruction information to instruct at least one of a register 11 and arithmetic operators 12b, 12e to perform an extended process different from an ordinary process executed by the single instruction.例文帳に追加

演算装置１が、一の命令における一以上の未使用ビットに、該一の命令によって実行される通常処理とは異なる拡張処理の実行指示をレジスタ１１と演算器１２ｂ，１２ｅとの少なくとも一方に対して行なう拡張指示情報を設定する設定部２０を有する。 - 特許庁

The driving circuits 11 and 20 each include a converting circuit 21 which generates a control code specifying a row electrode and converts it into a K-bit code and pulse generating circuits 221 to 22N and 23 which are connected to row electrodes where combinations of (r) bits selected from the K-bit code irrelevantly to the order are assigned respectively.例文帳に追加

駆動回路１１，２０は、行電極を指定する制御符号を生成しこれをＫビット符号に変換する変換回路２１と、Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせがそれぞれ割り当てられている行電極に接続されたパルス生成回路２２_1 〜２２_N ，２３とを含む。 - 特許庁

In this memory mapping method, by which an address is accessed by using two memories as if the access is carried out by a single memory, an address value is changed by reversing a part of bits of the address for one memory, data within different areas such as a block access 1 and a line access 2 can be designated to the same address.例文帳に追加

メモリを２つ用いて１つのメモリに対するようにアドレスにアクセスしてメモリを使用するメモリマッピング方法において、片方のメモリにはアドレスの一部のビットを反転させることによりアドレス値を変化させて、ブロックアクセス１又はラインアクセス２のように同一アドレスに対して異なる範囲のデータを指定可能とする。 - 特許庁

In a clock regenerator and a clock regeneration method, a clock synchronized with an input signal is generated, and a head bit of synchronous data in a specified pattern added to the head of each packet contained in an input signal is detected, and when the head bits of the synchronous data are detected, the phase of the clock is reset to the initial phase.例文帳に追加

クロック再生装置及びクロック再生方法において、入力信号に同期したクロックを生成し、入力信号に含まれる各パケットの先頭に付加された所定パターンの同期データの先頭ビットを検出し、同期データの先頭ビットを検出したときに、クロックの位相を初期位相にリセットするようにした。 - 特許庁

This bitrate control method executes bitrate control by separating a video sequence formed only with intra pictures, into picture group units, slice units, and macroblock units, and can prevent overflow and underflow of a buffer by guiding the bitrate control so that a predetermined amount of bits can be generated when encoding is performed.例文帳に追加

本発明によるビット率制御方法は、イントラピクチャーのみで構成された動画シーケンスを、ピクチャーグループ単位、スライス単位及びマクロブロック単位で分離してビット率制御を行い、符号化時に一定のビット量が発生するように誘導することによってバッファのオーバーフロー及びアンダーフローを防止できる。 - 特許庁

Whether overlapping bits are present is determined by using bit strings of predicted arrival time zones and bit strings of regulated time zones, to determine whether each node and each link on the map data are passable, and an optimum route between two points reflecting the time regulation is searched by using the map data in reference to the determination result.例文帳に追加

そして、予想到達時間帯のビット列と、規制時間帯のビット列とを用いて、重複するビットがあるかどうかを判断して、地図データ上の各ノードおよび各リンクが通行可能か否かを判定し、当該判定結果を参照しながら、地図データを用いて時間規制を反映した２地点間の最適経路を探索する。 - 特許庁

A carry signal 111 outputted from a redundant binary adder 101 is defined as the 1st input with a code bit 113 of the redundant binary addition result 112 defined as the 2nd input and an encoding signal 115 obtained by encoding the data bits 114 other than the bit 113 of the results 112 defined as the 3rd input respectively.例文帳に追加

冗長２進加算器１０１から出力される桁上げ信号１１１を第１の入力とし、冗長２進加算結果１１２の符号ビット１１３を第２の入力とし、加算結果１１２の符号ビット以外のデータビット１１４をエンコード回路１０２でエンコードしたエンコード信号１１５を第３の入力とする。 - 特許庁

For commands for branching according to the state of the bits of data in a memory, an operation field for prescribing an operation is divided into a plurality of portions for achieving by separate words on the basic unit of a command code, and the word is shared with the code of another command that can be used independently or one portion of the code of another command.例文帳に追加

メモリ上のデータのビットの状態に応じた分岐を行なう命令を、動作を規定するオペレーションフィールドを複数に分割し、これを命令コードの基本単位上の別のワードで実現し、かかるワードを、独立して使用可能な別の命令の命令コード、乃至、別の命令の命令コードの一部と共通にする。 - 特許庁

The data compressor is provided with a bit stream rearrangement circuit 4 that rearranges a bit stream of multi-value image data into a bit stream obtained by applying sequential bit arrangement of bits of the same bit position by each of a prescribed number of pixel data to each bit position before reversible compression of the multi-value image data by a compression circuit 5.例文帳に追加

圧縮回路５にて多値の画像データの可逆的圧縮を行う前に、多値の画像データのビット列を所定数の画素データ毎に同じビット位のビットを順次並べる作業を各ビット位に対して順次行うことにより得られるビット列に並べ換えるビット列並べ換え回路４を設ける。 - 特許庁

When a reissued, new IC card 22' is loaded to the user terminal 21, an N-bit tentative IC card authentication tag C stored in advance in the IC card 22' is added to the low-order bits of the tentative terminal authentication tag B in the IC card 22' to generate data D', which are encrypted and sent to the authentication server 11.例文帳に追加

再発行された新たなＩＣカード２２′が利用端末２１に装填されると、ＩＣカード２２′において、仮端末認証子Ｂの下位に、予めＩＣカード２２′に保持されているＮビットの仮ＩＣカード認証子Ｃが付加されてデータＤ′が生成され、暗号化されて認証用サーバ１１に送信される。 - 特許庁

Two kinds of disk bits are arranged at the cutter head drum so as to have different cutting lines with the different directions of the support shafts and the different positions of disk blade edges to constitute the cutter head with one disk bit formed as an undercutting disk bit for separating and cutting a rock bed and with the other disk bit formed as a scraper disk bit for compression-crushing the rock bed.例文帳に追加

このディスクビットをカッタヘッドドラムに支持軸の方向、ディスク刃先の位置を相違させた異なった切削ラインを有するように２種配置し、一方を岩盤を剥離切削するアンダーカット用ディスクビットとし、他方を岩盤を圧縮破砕するスクレーパ用ディスクビットとしたカッタヘッドを構成する。 - 特許庁

When a secrecy scramble pattern generating circuit 42 generates a PN pattern (PNSEC) for descrambling, its PN pattern (PNSEC) output is converted into 160-bit parallel data (P_PNSEC), which are fed to the parallel exclusive OR (EXOR) circuit 40, wherein 160 sets of exclusive OR arithmetic circuits calculate the received data in accordance with the bits to carry out descramble processing in parallel.例文帳に追加

スクランブル解除用のPNパターン(PNSEC)が秘話スクランブルパターン発生回路42にて生成されると、そのPNパターン(PNSEC)出力が160ビットパラレルのデータ(P_PNSEC)に変換されて並列排他論理和(EXOR)回路40に供給され、160個の排他的論理和演算回路にて各入力データがビット対応に演算されてデスクランブル処理がパラレルにて行われる。 - 特許庁

In the arithmetic unit which multiplies a multiplicand and a multiplier for the binary system, Addition-based calculation is performed according to the arrangement from the last digit of bits in multiplication, then at least either the addition-based or subtraction-based calculation is sequentially performed.例文帳に追加

二進法に係る被乗数と乗数との乗算を行う演算装置において、乗数におけるビットの数値の下桁側からの配列に応じて、加算基調の演算を行った後に、該加算基調の演算および減算基調の演算のうちの少なくとも一方の演算を順次に行うことを決定する。 - 特許庁

The storage device has: a semiconductor nonvolatile memory storing multiple bits in each memory cell; a semiconductor volatile memory; a controller part for accessing the semiconductor nonvolatile memory and semiconductor volatile memory; a power supply detection circuit; a voltage holding circuit; and a power supply switch control circuit.例文帳に追加

記憶装置は、１つのメモリセルに複数ビットの記憶が可能とされた半導体不揮発性メモリと、半導体揮発性メモリと、上記半導体不揮発性メモリ及び半導体揮発性メモリに対してメモリアクセスを行うコントローラ部と、電源検出回路と、電圧保持回路と、電源切替制御回路とを有する。 - 特許庁

To provide an optical disk having a DVD recording layer, a BD recording layer and a reflection film of an optimum thickness to maintain the high read signal quality when reading bits from the reflection film formed on a mold substrate.例文帳に追加

ＤＶＤ記録層及びＢＤ記録層を有する光ディスクにおいて、モールド基板上に形成された反射膜についてこの反射膜の側からピットを読み出す場合においても、読み出される信号品質が良好に維持されるように、反射膜の膜厚が最適に設定された光ディスクを提供する。 - 特許庁

To provide a patterned medium which has narrow boundaries between the ferromagnetic domains and the antiferromagnetic domains and a steep transition from the ferromagnetism to the antiferromagnetism and vice versa, can make high density recording and magnetic separation between magnetic bits and also reduce the surface property degradation.例文帳に追加

強磁性領域及び反強磁性領域の境界が狭くかつ強磁性から反強磁性への変化あるいは反強磁性から強磁性への変化が急峻であり、高密度化及び磁気ビット間の磁気分離が可能であり、表面性の劣化を抑制することができるパターンド媒体を提供すること。 - 特許庁

To obtain an image decoder that can cope with decoding corresponding to coding where an input image signal is coded in a mode suitable for a shape signal, a transmittance signal and a pixel signal separated from the input image signal, information relating to a mode of each signal is totally coded and the number of bits of a mode coded signal can be reduced.例文帳に追加

入力画像信号から分離した形状信号、透過度信号、及び画素値信号に適したモードでの符号化を行い、各信号のモードに関する情報を、まとめて符号化する、モード符号化信号のビット数を削減可能な符号化処理に対応する復号化処理が可能な画像復号化装置を得る。 - 特許庁

Since received data of the remaining P/2 of the P parallel bits is read from the received data memory 910 at the next second time, the received data of the remaining P/2 bit and the initial received data of P/2 bit are simultaneously transmitted to a message calculation part 913 as received data D211.例文帳に追加

次の２時刻目に、Pパラレルビットのうちの残りのP/2のビットの受信データが受信データメモリ９１０から読み出されるので、この残りのP/2のビットの受信データと、レジスタ９１２に一旦格納されていた先のP/2のビットの受信データとが同時に、受信データD211として、メッセージ計算部９１３に送信される。 - 特許庁

The PPCM sync information contains the number of samples per one packet (40, 80, or 160 according to sampling frequencies), a data rate ('0' in the case of VBR: being an identifier indicating that data in the sub- packet are compressed data), and the sampling frequencies fs and the number of quantized bits Qb, and channel allocation information.例文帳に追加

ＰＰＣＭシンク情報は１パケット当たりのサンプル数（サンプリング周波数ｆｓに応じて４０、８０又は１６０）、データレート（ＶＢＲの場合には「０」：サブパケット内のデータが圧縮データであることを示す識別子）、サンプリング周波数ｆｓ及び量子化ビット数Ｑｂ、チャネル割り当て情報などを含む。 - 特許庁

To provide a communication memory and a peripheral apparatus capable of interfacing an interface with a standard of such communication transferring data by byte units without limiting a bus width and with any bus width even if the interface has a CPU highly developed by such a bus width of a control means with 16 or 32 bits.例文帳に追加

バイト単位でデータを転送するような通信が規格化されたインターフェースに対して、制御手段のバス幅が１６ビットや３２ビットといった高度なＣＰＵを持つものでもバス幅を制限すること無く任意のバス幅でのインターフェースを可能とする通信メモリおよびペリフェラル機器を提供することを目的とする。 - 特許庁

Further, when cell data having no data at a payload part in the synchronous cell data are detected, a free cell detection signal is generated, the delay means stops operating when the free cell detection signal is generated, and a fixed value is outputted as a delay result as to a specific number bits right after the operation starts thereafter.例文帳に追加

更に、同期セルデータ中のペイロード部にデータが含まれていないセルデータが検出されると、空きセル検出信号が生成され、遅延手段は、空きセル検出信号が生成されているときには動作を停止し、その後の動作開始直後からの所定のビット数分については固定値を遅延結果として出力する。 - 特許庁

In the case that a wireless mobile station 109 makes voice communications, a wireless base station unit 107 sets specific bits denoting coded voice data and the type of a CODEC to be used in an incoming signal in an inter-station transmission channel and transmits the resulting signal to apply changeover control of the CODEC of a voice processing unit 105.例文帳に追加

無線移動局１０９が音声通信を行う場合、無線基地局装置１０７の局間伝送路内の上り信号に符号化された音声データと使用するコーデックの種別を示す特定のビットを合わせて送信することにより、音声処理装置１０５のコーデックの切り替え制御を行う - 特許庁

The matrix image display device 100 includes a horizontal shift register 10 for generating a plurality of latch pulses NET, used to latch gradation data constituted of a plurality of bits in different timing respectively, and a latch pulse timing adjustment circuit 16; adopting a delay flip-flop 17, is connected after the output of the horizontal shift register 10.例文帳に追加

マトリックス画像表示装置１００であって、複数ビットからなる階調データをそれぞれ異なるタイミングでラッチする複数のラッチパルスＮＥＴを発生する水平シフトレジスタ１０を有し、この水平シフトレジスタ１０の出力の後に、遅延型フリップフロップ回路１７を採用したラッチパルスタイミング調整回路１６を接続した。 - 特許庁

The lower order D/A converter 6 receives a high voltage side supply voltage VH supplied from a high voltage side power supply VSH, and varies a voltage between the voltages Vah and Vbh in 2^3 levels in accordance with high voltage lower bits D[2:0] to output an output voltage Vout variable in 2^6 levels.例文帳に追加

下位Ｄ／Ａコンバータ６は、高電圧側電源ＶＳＨから高電圧側電源電圧ＶＨの供給を受け、高電圧下位ビットＤ［２：０］に応じて、電圧Ｖａｈ及びＶｂｈの間の電圧を２^３段階に変化させることにより、２^６段階に変化する出力電圧Ｖｏｕｔを出力する。 - 特許庁

To provide a semiconductor integrated circuit device in which the cost of a test can be reduced due to the cost reduction of a tester by reducing a capacity of an expected value memory in the tester, in the semiconductor integrated circuit device frovided with the memory with multiple bits of word lengths and a BIST (Build In Self Test) circuit for testing the memory.例文帳に追加

語長を複数ビットとするメモリと、該メモリのテストを行うためのＢＩＳＴ回路を備える半導体集積回路装置であって、テスタ内の期待値メモリの容量を削減し、テスタのコスト削減によるテストのコスト削減を図ることができる半導体集積回路装置を提供する。 - 特許庁

Besides, the ground electrode 13 is energized to the front side of inserting direction by a torsion spring 15 and when mounting the PC card onto the card slot (for 16 bits) corresponding to a prescribed high driving voltage, the projection 13B in the projection housing hole 9 is moved to the rear side in inserting direction against the spring force of the torsion spring 15.例文帳に追加

また、グランド電極１３はねじりばね１５によって挿入方向の前側に付勢され、ＰＣカードを所定の高駆動電圧対応のカードスロット（１６ビット用）に装着するとき、ねじりばね１５のばね力に抗して突起収容孔９内の突起１３Ｂは挿入方向の後側に移動する。 - 特許庁

When a multi-path delay of a transmission path between an OFDM transmitter 2 and an OFDM receiver is high, the OFDM transmitter 2 generates a transmission signal one transmission frame of which includes N samples and guard bits by k samples and transmits the transmission signal so that the OFDM receiver copes with the magnitude of the multi-path delay by increasing the guard time.例文帳に追加

ＯＦＤＭ送信機２は、ＯＦＤＭ受信機との間の伝送路において、マルチパス遅延量が大きい場合には、１伝送フレームにＮ個のサンプルとｋサンプル分のガードビットとを含む伝送信号を生成して送信し、マルチパス遅延量の大きさに、ガード時間を長くすることにより対応する。 - 特許庁

The device directly or indirectly controls a selection signal for the nonvolatile memory unit that stores the initialization data with a help of switch signals and when the non-volatile memory is not used, using the fact that data from the non-volatile memory become total bits 1, it is discriminated whether non-volatile memory can be used or not.例文帳に追加

スイッチの開閉信号を用いて直接的、あるいは、間接的に初期化データを蓄えた不揮発性メモリの選択信号を制御し、かつ、不揮発性メモリを使用しない設定の場合、不揮発メモリからのデータが全ビット”１”となることを利用し、不揮発性メモリを使用するかどうか区別する。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

To provide Takoyaki (small round pancake stuffed with bits of boiled octopus) premix enabling a user to obtain Takoyaki having soft inside and crispy surface, and a smooth palate feeling, appearance of which is kept moderately puffy, and also palate feeling and appearance of which are maintained favorable even when defrosted after freezing.例文帳に追加

内部は柔らかく、かつ滑らかな良好な食感を有し、表面はクリスピーで、生地の焼成が容易で、外観は適度なふくらみを保ち、冷凍保存後、解凍した場合でも良好な食感と外観を保持したタコ焼きを得ることができるタコ焼き用プレミックス及びタコ焼きの製造方法を提供する。 - 特許庁

Serial data 101 inputted to a data distribution circuit 1 are distributed to one of n pieces of the cells for which 512 bits are one unit on this memory 3 specified by an address 102 and the data are stored in the address specified by a bit address generator 2 for moving the address by one bit each by a clock 102.例文帳に追加

データ振分け回路１に入力されたシリアルデータ１０１をアドレス１０２で指定されたメモリ３上の５１２ビットを一単位としたｎ個のセルのうちの一つのセルに振分け、クロック１０２によって１ビットずつアドレスを移動するビットアドレス発生器２の指定するアドレスにデータを格納する。 - 特許庁

In the case of integrating part of a valid symbol period of the OFDM signal and a correlation signal for a guard period to detect a peak position, the bit selection control circuit 20 selects bits with a properly small prescribed data width than the obtained data width as the result of integration of the maximum value of the peak detection period.例文帳に追加

ＯＦＤＭ信号の有効シンボル区間の一部と、ガード区間の相関信号を積分してピーク位置を検出するに際し、上記ビット選択制御回路２０はピーク検出区間の最大値に基づいて前記積分の結果、得られるデータ幅より適切な小さい一定のデータ幅のビットを選択する。 - 特許庁

To provide a liquid crystal display device capable of preventing a black level or a white level of an image to be displayed on a liquid crystal display panel from lowering when the number of bits of display data to be externally inputted to a display control circuit is smaller than that of display data to be outputted to a drain driver from the display control circuit.例文帳に追加

外部から表示制御回路に入力される表示データのビット数が、表示制御回路からドレインドライバに出力される表示データのビット数よりも小さい場合に、液晶表示パネルに表示される画像の黒レベル、あるいは白レベルが低下するのを防止することが可能な液晶表示装置を提供する。 - 特許庁

In the case of reception, a 1st frame synchronizing signal detection means 9 and a 2nd frame synchronizing signal detection means 10 retrieve the two frame synchronizing signals and when the 1st frame synchronizing signal is detected, the 2nd frame synchronizing signal after the N-bits is detected so as to receive the identification signal and the transmission data signal.例文帳に追加

受信時は、第一のフレーム同期検出手段９と第二のフレーム同期検出手段１０とによって二つのフレーム同期信号を探索し第一のフレーム同期信号を検出したときにＮビット以後の第二のフレーム同期信号を検出して識別信号と伝送データ信号とを受信するものである。 - 特許庁

A printer controller 201 receives a printing job from a host computer to set ID at every paper to transmit the same to an engine control part 202 and the engine control part 202 forms status data having the bits corresponding at every ID and sets the bit corresponding to the ID wherein paper feed is performed to 1 and sets the bit corresponding to discharged paper to 0.例文帳に追加

プリンタコントローラ201がホストコンピュータ等から印字ジョブを受けると用紙毎にIDを設定してエンジン制御部202へ送信し、エンジン制御部202がID毎に対応したビットを有するステータス情報を作成し、給紙が行われたIDに対応するビットを1にし、排紙された用紙に対応するビットを0にする。 - 特許庁

A circling movable chain 15a is provided by directing the front side and rear face side of a cutter head 2 in the substantially radial direction on the shield machine 1 provided with the rotating cutter head 2 contacted on a heading, and bits 14, 14... are provided in the form of a row on the chain 15a along a circumferential direction.例文帳に追加

切羽に当接して回転駆動するカッタヘッド２を備えたシールド掘削機１において、カッタヘッド２には、カッタヘッド２の正面側および背面側をほぼ半径方向に沿って周回移動自在なチェーン１５ａが設けられ、チェーン１５ａには周方向に沿って列状にビット１４、１４…が設けられている。 - 特許庁

An SDRAM 26 stores RAW data 92 of 12-bits from an analog/ digital converter 42 in the case of a single shot, the SDRAM 26 stores YC data 96 subjected to YC processing at a YC processing section 66, after a pre- processing section 60 applies pre-processing to the data and the image data are compressed in a compression form, such as the jpeg method.例文帳に追加

単写時は、Ａ／Ｄ変換器４２からの１２ビットのＲＡＷデータ９２をＳＤＲＡＭ２６に格納し、前処理部６０で前処理した後にＹＣ処理部６６でＹＣ処理したＹＣデータ９６をＳＤＲＡＭ２６に格納してｊｐｅｇ方式などの圧縮形式で画像データを圧縮する。 - 特許庁

To provide drill/stir bits of an underground pile formation and a ground improvement method making use thereof capable of facilitating the excavation irrespective of N-value of a soft ground to promote working performance by increasing a mixing function between excavated soil and cement milk to be injected after the excavation and forming an underground pile with high density.例文帳に追加

軟弱地盤のＮ値の如何に関わらず掘削を容易にして、掘削後における掘削土と注入されるセメントミルクとの混合機能を高めて作業性能の向上を図り、かつ高密度の地中杭の造成が可能なようにする地中杭造成の掘削攪拌ビットとそれを用いた地盤改良工法を提供する。 - 特許庁

The radio communication system has, in the transmission section of radio equipment, a self-identification discrimination part 14 for decoding a self-identification, and a transmission timing control part 13 for controlling the transmission timing slot of an ACK signal, so that the ACK signal is returned in the timing slot according to the two least significant bits of the self-identification.例文帳に追加

無線通信システムの無線装置の送信部に、自己ＩＤを解読するための自己ＩＤ識別部１４と、ＡＣＫ信号の発信タイミングスロットを制御するための送信タイミング制御部１３とを設け、前記自己ＩＤの下位２ビットに対応したタイミングスロットにて前記ＡＣＫ信号を返送する。 - 特許庁

Furthermore, the wireless transmission apparatus includes a convolution coding section for applying convolution coding to the symbols, having the decoding completion bits attached thereto by the decoding completion bit addition section; an interleave section for interleaving the symbols coded by the convolution coding section; and a data transmission section for transmitting data interleaved by the interleave section.例文帳に追加

そして、無線送信装置は、復号完結ビット付加部により復号完結ビットが付加されたシンボルを畳み込み符号化する畳み込み符号化部と、畳み込み符号化部にて符号化されたシンボルをインタリーブするインタリーブ部と、インタリーブ部にてインタリーブされたデータを送信するデータ送信部とを備える。 - 特許庁

As soon as the base station 100 transmits the traffic channel, the base station 100 starts control of incoming transmission power of the mobile station 200 and transmits transmission control bits with a fixed pattern not relating to received energy till receiving the preamble signal to control the mobile station 200 whose transmission power is gradually increased.例文帳に追加

基地局１００は、トラフィックチャネルの送信と同時に移動局の上り送信電力制御を開始し、かつ、プリアンブル信号を受信するまでの間に、受信エネルギーに関係しない固定パターンの送信制御ビットを送信して、移動局２００に対してゆるやかに送信電力を上げるように制御する。 - 特許庁

When the plus/minus sign bit of the variable-length decoded multimedia data is '0' (S16: Yes), a specific value (a) is subtracted from a numeral (m) indicating in which place the most significant bit of the multimedia data is to calculate the number (n) of composite bits which can be rewritten into data for retrieval (S18).例文帳に追加

続いて、その可変長復号化されたマルチメディアデータの正／負符号ビットが「０」である場合は（Ｓ１６：Ｙｅｓ）、そのマルチメディアデータの最上位ビットが何ビット目であるかを示す数値ｍから所定値ａを減算し、検索用データに書き換えることができる合成ビット数ｎを演算する（Ｓ１８）。 - 特許庁

A CRC calculating part 71, when it is supplied with decoding data from the E1-th bit of an end bit of a data rate R1 to the (Ei-L)-th bit ahead of L bits, calculates with the decoding data for providing a CRC, and the calculation result is copied to a CRC calculating part 72.例文帳に追加

ＣＲＣ算出部７１は、受信データの先頭ビットから、データレートＲ1の終端ビットである第Ｅ1番目のビットからＬ個前の第（Ｅi−Ｌ）番目のビットまでの復号データが供給されたとき、その復号データに対して、ＣＲＣ算出のために演算を行い、その演算結果を、ＣＲＣ算出部７２に複製する。 - 特許庁

In the mill milling a milling object by taking in the object into a drum body containing a milling medium, the partition plates are attached to a central shaft axially penetrating through the drum body to partition the drum body into mutually communicating multiple milling chambers, and multiple bits are protrudedly provided on the surface of the partition plates.例文帳に追加

摩砕媒体が収容されたドラム体の内部に被摩砕物を取り入れて摩砕する摩砕機において、前記ドラム体内を軸長方向に貫く中心軸に取り付けられて該ドラム体内を相互に連通する複数の摩砕室に区画する仕切板において、該仕切板の表面に複数のビットを突設する。 - 特許庁

An address conversion circuit 4 converts an input address into a different address through the use of the symmetry of an impulse response characteristic to decrease number of bits of the address, and the storage of the same value (absolute value) in duplicate to different addresses of the memory 5 is avoided, to reduce the capacity of the memory required for filter processing.例文帳に追加

インパルス応答特性の対称性を利用して、アドレス変換回路４により、入力アドレスを異なるアドレスに変換することにより、アドレスのビット数を減らし、メモリ５の異なるアドレスに同じ値（絶対値）が重複して格納されることを避けて、フィルタ処理に必要なメモリ容量を低減する。 - 特許庁