「bits」に関連した英語例文の一覧と使い方(118ページ目) - Weblio英語例文検索

Disclosed is a bitstream generating device which generates one output bitstream by combining at least two variable-length codes each comprising a combination of a prefix and a suffix, the bitstream generating device calculating positions of start bits of suffixes of the variable-length codes in an output bitstream based upon lengths of prefixes and lengths of suffixes of at least the two variable-length codes.例文帳に追加

プレフィックスとサフィックスとの組合せからなる可変長符号を少なくとも二つ結合して、一つの出力ビット列を生成するビット列生成装置であって、少なくとも二つの可変長符号のそれぞれにおけるプレフィックスの長さとサフィックスの長さとに基づいて、各可変長符号のサフィックスの先頭ビットの出力ビット列における位置を算出する。 - 特許庁

By adding linear replacement control (LRC) bits to an SDL (secondary defect list) entry in order to distinguish defective block information listed in the SDL entry according to a linear replacement algorithm from defective block information listed in the SDL according to a skipping algorithm, the optical recording medium recording/reproducing device transmits correct information to a host.例文帳に追加

リニア交替アルゴリズムに従ってＳＤＬエントリにリストされた欠陥ブロック情報と、スキッピング・アルゴリズムに従ってＳＤＬエントリにリストされた欠陥ブロック情報とを区別するために、リニア交替制御（ＬＲＣ）ビットを２次欠陥リスト（ＳＤＬ）エントリに追加し、これによって光記録媒体記録／再生装置が、ホストに正しい情報を送信できるようにする。 - 特許庁

An amplifier circuit 40 amplifies a residue in the analog/digital conversion processing, the amplified residue (analog value) is given to the analog/digital converter circuit 30 via the connection changeover circuit 20, the analog/digital conversion circuit 30 converts the amplified residue into a digital value (equivalent to low-order bits of the digital value outputted precedingly) and outputs the digital value.例文帳に追加

このＡ／Ｄ変換処理における残差が増幅回路４０により増幅され、この増幅された残差（アナログ値）が接続切替回路２０を経てＡ／Ｄ変換回路３０に入力し、Ａ／Ｄ変換回路３０によりデジタル値（前に出力されたデジタル値の下位のビットに相当する）に変換されて、このデジタル値が出力される。 - 特許庁

The prediction-error encoder 15 applies variable length coding to a group information expressing a group including the magnitude of the prediction error, and an additional bit expressing the specific value of the prediction error in the group; and encodes the prediction error subjected to variable length coding except for the lower-bit data in the additional bits, when the magnitude of the prediction error is larger than the predetermined level.例文帳に追加

予測誤差符号化部１５は、予測誤差の大きさの属するグループを示すグループ情報とそのグループの中の予測誤差の特定の値を示す付加ビットとを可変長符号化すると共に、予測誤差の大きさが所定値以上の場合において、その可変長符号化された予測誤差の付加ビットの下位ビットデータを符号化対象から除いて符号化する。 - 特許庁

When a reissued, new IC card 22' is loaded to the user terminal 21, an N-bit tentative IC card authentication tag C stored in advance in the IC card 22' is added to the low-order bits of the tentative terminal authentication tag B in the IC card 22' to generate data D', which are encrypted and sent to the authentication server 11.例文帳に追加

再発行された新たなＩＣカード２２′が利用端末２１に装填されると、ＩＣカード２２′において、仮端末認証子Ｂの下位に、予めＩＣカード２２′に保持されているＮビットの仮ＩＣカード認証子Ｃが付加されてデータＤ′が生成され、暗号化されて認証用サーバ１１に送信される。 - 特許庁

A video decoding apparatus of the present invention comprises: conversion means that generates a prediction image of a non-key frame from information on a key frame, and converts the prediction image into first data consisting of plural bits; decoding means that decodes encoded data of the non-key frame using the first data; and a data updating apparatus that updates the first data to be supplied to the decoding means.例文帳に追加

本発明の動画像復号装置は、キーフレームの情報から非キーフレームの予測画像を生成し、予測画像を複数ビットでなる第１データに変換する変換手段と、第１のデータを利用して、非キーフレームの符号化データを復号する復号手段と、復号手段に供給する第１のデータを更新するデータ更新装置とを有する。 - 特許庁

Two kinds of disk bits are arranged at the cutter head drum so as to have different cutting lines with the different directions of the support shafts and the different positions of disk blade edges to constitute the cutter head with one disk bit formed as an undercutting disk bit for separating and cutting a rock bed and with the other disk bit formed as a scraper disk bit for compression-crushing the rock bed.例文帳に追加

このディスクビットをカッタヘッドドラムに支持軸の方向、ディスク刃先の位置を相違させた異なった切削ラインを有するように２種配置し、一方を岩盤を剥離切削するアンダーカット用ディスクビットとし、他方を岩盤を圧縮破砕するスクレーパ用ディスクビットとしたカッタヘッドを構成する。 - 特許庁

The invention includes a plurality of latch circuits latching words formed of pilot bits from a plurality of slots, a plurality of correlators coupled to the latch circuits for correlating the words to a series of predetermined values, and a coupler for coupling the groups of the correlators so that maximum peak values of the same size and of the opposite polarity are formed at a zero time shift and a middle time shift.例文帳に追加

複数のスロットからのパイロットビットにより形成されるワードをラッチングしている複数のラッチ回路と、該ラッチ回路に結合され、前記ワードを一連の所定の値に相関させる複数の相関器と、前記相関器それぞれの集合を結合して、同じ大きさで極性が反対である最大ピーク値が０時間シフト及び中間時間シフトで形成されるようにする結合器とを含むことを特徴とする。 - 特許庁

In retrieving a character string based on a conditional formula including a plurality of retrieval character strings, the signatures of all retrieval character strings included in the conditional formula are extracted, and a cursor for scanning a bit map bit-sliced according to bits whose values are 1 of each signature is prepared, and retrieval is executed by making the cursor scan the bit map according to the contents of the conditional formula in parallel.例文帳に追加

複数の検索文字列が含まれる条件式に基づいて文字列を検索する際に、条件式に含まれる全ての検索文字列のシグネチャーを摘出し、各シグネチャーの値が１であるビットに応じてビットスライスされたビットマップを走査するカーソルを用意し、そのカーソルを条件式の内容に従って並行に走査させながら検索する。 - 特許庁

The conversion Hofmann table 1 is read by an address generating means 2 composed of a counter 3 as a +1 adder and a selector 4, input data are extracted, bit by bit, by a bit extraction and decision part 5 according to read flags, and the readout address of the conversion Hofmann table 1 is controlled according to the values of the bits to make a binary tree search.例文帳に追加

＋１加算器であるカウンタ３とセレクタ４からなるアドレス生成手段２により、前記変換ハフマンテーブル１を読み出し、読み出されたフラグに応じてビット抜出し及び判定部５により入力データを１ビットずつ抜出し、そのビットの値に応じて、変換ハフマンテーブル１の読み出しアドレスを制御して二分木探索を行う。 - 特許庁

When a secrecy scramble pattern generating circuit 42 generates a PN pattern (PNSEC) for descrambling, its PN pattern (PNSEC) output is converted into 160-bit parallel data (P_PNSEC), which are fed to the parallel exclusive OR (EXOR) circuit 40, wherein 160 sets of exclusive OR arithmetic circuits calculate the received data in accordance with the bits to carry out descramble processing in parallel.例文帳に追加

スクランブル解除用のPNパターン(PNSEC)が秘話スクランブルパターン発生回路42にて生成されると、そのPNパターン(PNSEC)出力が160ビットパラレルのデータ(P_PNSEC)に変換されて並列排他論理和(EXOR)回路40に供給され、160個の排他的論理和演算回路にて各入力データがビット対応に演算されてデスクランブル処理がパラレルにて行われる。 - 特許庁

A method for erasing the memory cells in a memory array includes a step of applying erase pulses to the bits of the cell groups in a memory array, and a step of making erase verification only in the subgroups of the erased cell groups in order to check whether or not the threshold voltage (Vt) of the memory cell is as low as the erasure verification voltage level(EV).例文帳に追加

メモリアレイ内のメモリセルを消去するための方法であって、メモリセルアレイのセル集団のビットに消去パルスを加える段階と、メモリセルの閾値電圧（Ｖｔ）が消去確認（ＥＶ）電圧レベルまで下がっているか否かを検査するために、消去確認動作を、消去されているセル集団のサブグループだけで実行する段階と、を含んでいる方法である。 - 特許庁

Based on the field signals f1-f4, the ROM 300, 302, 304, 306 decode and output 4-line simultaneous selecting MLS operation results performed on the display patterns identified by the 1st to 4th bits of gradation data and the dummy display patterns corresponding thereto by using an orthogonal function specified by a combination of a scanning pattern and a dummy scanning pattern of a virtual electrode.例文帳に追加

ＲＯＭ３００、３０２、３０４、３０６は、走査パターンと仮想電極のダミーの走査パターンとの組み合わせにより規定される直交関数を用いて、階調データの第１〜第４ビットにより特定される表示パターンとこれに対応したダミーの表示パターンとに対して行った４ライン同時選択のＭＬＳ演算結果を、フィールド信号ｆ１〜ｆ４に基づき、デコード出力する。 - 特許庁

The invention includes: receiving control information by a physical resource with at least one out of a plurality of control information formats different in bit numbers via a physical control channel; and detecting, in the physical resource, control information bits which are coded into a given-integer multiple of a given bit number in the physical control channel, for the plurality of control information formats different in bit numbers.例文帳に追加

物理制御チャネルを介してビット数が異なる複数の制御情報フォーマットの少なくともいずれか１つにより制御情報を物理リソースにより受信するステップと、ビット数が異なる複数の制御情報フォーマットについて、物理制御チャネルにおいて所与のビット数の所与の整数倍に符号化された制御情報ビットを物理リソースにおいて検出するステップとを含む。 - 特許庁

The data of the payload part are detected from packet signals for which pseudo random signals indicated by an Nth generator polynomial are inserted to the payload part and transmitted, and are fetched as an initial value to a forward reference signal generation part 22 and a backward reference signal generation part 30 by the unit of N bits in an input order, and forward reference signals Pf and backward reference signals Pr are respectively generated.例文帳に追加

Ｎ次の生成多項式で示される擬似ランダム信号がペイロード部に挿入されて伝送されたパケット信号からそのペイロード部のデータを検出し、入力順にＮビット単位で順方向参照信号発生部２２および逆方向参照信号発生部３０に初期値として取り込ませ、順方向の参照信号Ｐｆおよび逆方向の参照信号Ｐｒをそれぞれ発生させる。 - 特許庁

Here, if waveform shaping of the remote code control signal ends in failure, a code output decision signal indicating that the remote control code signal is output and a last remote control code signal are output to the code shaping unit selector 13 on condition that waveform shaping of the last remote control code signal was successful and the number of bits of the current remote control code signal is within a range of predetermined conditions.例文帳に追加

ここではリモコンコード信号の波形整形が失敗した場合、前回のリモコンコード信号の波形整形が成功し、かつ今回のリモコンコード信号のビット数が所定条件の範囲内であれば、そのリモコンコード信号を出力させることを示すコード出力判定信号と、前回のリモコンコード信号とをコード整形部選択部１３に出力する。 - 特許庁

This seed generation circuit has: an oscillator circuit 10 continuously or intermittently oscillating; a smoothing circuit 20 controlling appearance frequency of '0' and '1' in a digital data string outputted from the oscillator circuit and outputting the digital data string as time series data; and a genuineness circuit 30 generating a seed of one bit by an arithmetic process using a plurality of bits among the time series data.例文帳に追加

連続的または断続的に発振する発振回路（１０）と、前記発振回路から出力されたデジタルデータ列における「０」と「１」との出現頻度を制御して時系列データとして出力する平滑回路（２０）と、前記時系列データのうちの複数のビットを用いた演算処理により、１ビットのシードを生成する真性化回路（３０）と、を備えたことを特徴とするシード生成回路を提供する。 - 特許庁

The Ethernet-HSD converter includes: an HSD line termination section; a speed conversion section; and an Ethernet frame termination section, and the HSD line termination section has: a means that detects LOOP 2 bits received at the loop test and capsulates a random pattern for the loop test to an Ethernet frame; and a means that uncapsulates the capsulated random pattern for the loop test from the Ethernet frame.例文帳に追加

ＨＳＤ回線終端部と、速度変換部と、イーサネットフレーム終端部とを備え、ＨＳＤ回線終端部は、ループ試験時に送信されるＬＯＯＰ２ビットを検出し、ループ試験用のランダムパターンをイーサネットフレームにカプセリング化する手段と、当該カプセリング化されたループ試験用のランダムパターンをイーサネットフレームからアンカプセリング化する手段とを有する。 - 特許庁

This encoder 1 performs vertical-column concatenate folding arithmetic where an encoding ratio is '2/3' to inputted 2-bit input data D1 to convert it to 3-bit coded data D4 and maps it to be the transmission symbol of a 8 PSK(8-Phase Shift Keying) modulation system to output it is one encoding transmission symbol D5 of three-bits.例文帳に追加

この符号化装置１は、入力した２ビットの入力データＤ１に対して、符号化率が“２／３”の縦列連接畳み込み演算を行い、３ビットの符号化データＤ４に変換し、８ＰＳＫ（８−Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調方式の伝送シンボルにマッピングして３ビットの１つの符号化伝送シンボルＤ５として出力する。 - 特許庁

The reversible decoding method includes a process, where reversible decoding is applied to each frame of reversible coding series (210), a process where each bit obtained by the reversible decoding is separated into respective bits, a process where each bit is connected by each same time in the order of bit location (220), and a process where frames obtained by the connection are connected sequentially (250).例文帳に追加

一方、本発明の可逆復号化方法は、可逆符号化系列をフレーム毎に可逆復号化する過程と、可逆復号化によって得られた各ビット列を個々のビットに分解する過程と、各ビットを同一時刻毎にビット位置順に連結する過程と、連結によって得られたフレームを順次連結する過程とを有することを特徴とする。 - 特許庁

The video data of color data within the predetermined color band and video data of color data not within the predetermined color band are composed of a predetermined number of bits for each pixel, and transmitted in timing synchronized to the pixel clock to transmit video data exceeding the predetermined color band from the source-side device to the sink-side device.例文帳に追加

規定された色帯域内の色データの映像データと、規定された帯域外の色データの映像データとは、それぞれ１画素毎に所定ビット数で構成して、画素クロックに同期したタイミングで伝送して、ソース側装置からシンク側装置に、規定された色帯域を越える映像データを伝送する。 - 特許庁

To provide a method and system for avoiding starvation in a computer network that minimizes number of bits in a field required to be provided in a packet in order to avoid the starvation of initiator nodes in the computer network where a target node providing a service and the initiator nodes requesting the service to the target node are interconnected.例文帳に追加

サービスを提供するターゲットノード及び該ターゲットノードに対しサービスを要求する複数のイニシエータノードが接続されるコンピュータネットワークにおいて、イニシエータノードのスタベーションを回避するためにパケット内に設ける必要のあるフィールドのビット数を最小限に抑える。 - 特許庁

In order to reduce the complexity of manufacture resulting form the need of primarily providing all bits of the key in hardware, the key is decided by combining the first portion of the key primarily provided in the hardware with the second portion of the key selected from among many candidates existing in a memory device following a prescribed rule.例文帳に追加

キーの全ビットをハードウェアに本来的に備える必要性から生じる製造の複雑さを減少するために、キーの第１部分がハードウェアに本来備えられ、第２部分は、メモリ装置内の多数の候補から選択され、所定のルールにより第１部分及び第２部分を組合せることによりキーが決定される。 - 特許庁

The controller 50 supplies the light source 42 with a control pulse signal CS for flickering the light source 42 in two-level state by repeating a pulse sequence pattern consisting of a plurality of bits of a fixed number, each bit of which can take two states of a first level for lighting the light source 42 and a second level for unlighting the light source 42.例文帳に追加

制御装置５０は、各ビットが光源４２を点灯させる第１レベルと消灯させる第２レベルの２状態を取ることができる一定数の複数ビットから成るパルス列パターンを繰り返すことによって、光源４２を２値状態で明滅させる制御パルス信号ＣＳを光源４２に供給する。 - 特許庁

The two blocks of the memory are linked, and the most significant address bits in address decoders 1040-1042 of the blocks of the selected addresses are masked for a memory block 1035 so that it is possible to form the single merged block of the memory in which the both arbitrating circuits operate in a lock step.例文帳に追加

メモリの２つのブロックがリンクされて、メモリブロック１０３５に対して選択されたアドレスのブロックのアドレス復号器１０４０〜１０４２内の最上位アドレスビットをマスキングすることにより両方の調停回路がロックステップで動作するメモリの単一の併合されたブロックを形成できる。 - 特許庁

Attribute bits indicating that a program has recently checked that a block of memory is appropriate for the current portion of the program to access, indicating that the program has analyzed this block of memory by a performance monitoring tool, or having properties such as access right are included in a cache memory line, and correspond to only one software thread of the program having multisoftware threads.例文帳に追加

プログラムが現在アクセスしようとする部分に対して、メモリブロックが適切であることをチェックしたこと、性能モニタリングツールによってそのメモリブロックを分析したこと、あるいはアクセス権のようなプロパティを示す属性ビットを、キャッシュメモリラインに持ち、マルチソフトウェアスレッドを有するプログラムの唯一のソフトウェアスレッドに対応する。 - 特許庁

In such a constitution, it is possible to store all digital signals S102 in the memory 100 and then to read them out with no loss by storing the data (which cannot be stored in the macro 101) of the final cycle whose signals S102 are smaller than the number of bits of serial/parallel conversion into the register 111.例文帳に追加

この構成によって、デジタル信号Ｓ１０２がシリアルパラレル変換のビット数に満たない最終サイクル（メモリマクロ１０１に格納できない）データをシフトレジスタ１１１に格納することにより、デジタル信号Ｓ１０２をラインメモリ１００にすべて格納することができ、ロスなく読み出すことが可能である。 - 特許庁

By recognizing the first two bits of initial data, which has been transferred from a volatile memory 77 to the volatile memory 80 for output via a volatile memory 78 for readout and a comparator circuit 79, as prescribed data immediately after the power has been turned on, failure diagnosis is performed on the volatile memory for output 80.例文帳に追加

電源立ち上げ直後に前記不揮発性メモリ７７から読み出し用揮発性メモリ７８および比較回路７９を介して出力用揮発性メモリ８０に移送された初期データの最初の２ビットが所定のデータであることを確認することにより、出力用揮発性メモリ８０の故障診断をする構成としたものである。 - 特許庁

A register 7 for simultaneously writing data into two electronic circuit boards 1 corresponding to write access from the side of host is provided for each electronic circuit board 1, and a base address 201 of 2 bits in the address showing the electronic circuit board 1 to be accessed is compared with a base address register 3 by an address comparator circuit 4.例文帳に追加

ホスト側からのライト・アクセスによって２枚の電子回路ボード１内部へ同時にデータを書き込むレジスタ７が電子回路ボード１の各々に設けられ、何れの電子回路ボード１に対してアクセスするかを示すアドレスの内の２ビットのベース・アドレス２０１とベース・アドレス・レジスタ３とを、アドレス比較回路４が比較する。 - 特許庁

In an optical disk 1 having a servo track to be an information track for recording an information block shown by the length of a mark shown by channel bits, the servo track includes a part wherein periodical change of wobbles for coding positional information is modulated and coding of the positional information is performed by making bit sync and nit data subjected to QPSK modulation exist sequentially to word sync subjected to BPSK modulation.例文帳に追加

チャネルビットで示されるマークの長さによって表される情報ブロックを記録するための情報トラックであるサーボトラックを有する光ディスク１であって、サーボトラックは、位置情報を符号化するためのウォブルの周期的変化に変調が施された部分を含み、位置情報の符号化が、ＢＰＳＫが施されたword syncに続いてＱＰＳＫが施されたbit sync及びnit dataを存在させることによってなされた。 - 特許庁

In this memory system using a nonvolatile semiconductor storage device such as a flash memory having a plurality of banks (BANK0 to BANK3), one block is selected from the head of each bank so as to be grouped while any block including defective bits is avoided, and addresses are successively assigned to each group of blocks from the head so that an inter-bank block chain can be configured.例文帳に追加

複数のバンク（ＢＡＮＫ０〜ＢＡＮＫ３）を有するフラッシュメモリのような不揮発性半導体記憶装置を用いたメモリシステムにおいて、各バンクの先頭から不良ビットを含むブロックを回避しつつ１ブロックずつ選択してグループ化させて、各ブロックのグループに先頭から順次アドレスを割り当ててバンク間ブロックチェーンを構成するようにした。 - 特許庁

To correctly discriminate and assemble a P format and to prevent occurrence of deviation in data in assembled frames on the occurrence of an error in bits in an SAR header including a CSI bit of an AAL 1 cell or in the case insertion of a dummy cell with respect to a band control system used when a consecutive data row transferred with divisions by cells of the AAL 1 format is received and assembled.例文帳に追加

本発明はＡＡＬ１フォーマットのセルによって分割して転送された連続データ列を受信して組立てる際の帯域制御方式に関し，ＡＡＬ１セルのＣＳＩビットを含んだＳＡＲヘッダに複数ビットのエラーの発生時や，ダミーセルの挿入時にも正しくＰフォーマットを判定して組立を行ってフレーム内のデータにずれが生じることを防ぐことを目的とする。 - 特許庁

When the user uses the contents, the discrimination software of the use contract is actuated at the client computer, a reproducing signal in which bits of the magnetic information of the upper and lower layer parts 102 and 104 obtained from a magnetic head are superimposed is identified, and the reproducing signals of the upper and lower layer parts 102 and 104 are subjected to digital signal processing to obtain the degree of correlation between both signals.例文帳に追加

ユーザーがコンテンツを利用する際、クライアントコンピュータにおいて利用契約の判別ソフトが作動し、磁気ヘッドから得られる上層部１０２と下層部１０４の磁気情報が重畳した再生信号を弁別して、上層部１０２と下層部１０４の再生信号をデジタル信号処理して、両信号の相関度を求める。 - 特許庁

A secondary quantization bit number calculation part 52e obtains the absolute value of the difference between the quantization noise power in the current frame and the in the preceding frame preserved in a quantization noise preservation part 52f, and the number of frequency bands is so corrected that the absolute value may be smaller than a prescribed value, and the number of quantization bits n is corrected on the basis of the corrected number of frequency bands.例文帳に追加

２次量子化ビット数算出部５２ｅで、その現フレームの量子化雑音パワーと、量子化ノイズ保存部５２ｆに保存された前フレームの量子化雑音パワーとの差分の絶対値を求め、それが所定値より小さくなるように周波数帯域の個数を修正し、それに基づいてｎを修正する。 - 特許庁

Furthermore, the data arrangement section 801 calculates a cycle of inserting data of TrCH3 to the data multiplexing the data of TrCH1 and the data of TrCH2 from the number of bits in the data of TrCH3 inputted from the rate matching processing section 103, inserts the data of TrCH3 to the data multiplexing the data of TrCH1 and the data of TrCH2 in the determined cycle and further multiplexes the data.例文帳に追加

さらに、データ配列部８０１は、レートマッチング処理部１０３より入力するＴｒＣＨ３のデータのビット数より、ＴｒＣＨ３のデータをＴｒＣＨ１のデータとＴｒＣＨ２のデータとを多重化したデータに挿入する周期を算出し、求めた周期にてＴｒＣＨ３のデータをＴｒＣＨ１のデータとＴｒＣＨ２のデータとを多重化したデータに挿入してさらに多重化する。 - 特許庁

To provide a noise reduction circuit for a semiconductor device that can reduce a high level noise caused by concentrated flowing of a momentary transient current (peak current) through power lines of IO buffers when many outputs are inverted in each semiconductor, using the IO buffer with an output in a plurality of bits and capable of a high output current capability, such as a data control circuit for plasma display and liquid crystal display.例文帳に追加

プラズマ表示や液晶表示のデータ制御回路のような複数ビットの出力をもち、出力電流能力の高いＩＯバッファを使用している半導体で出力の多数が反転した場合、出力ＩＯバッファで瞬間的な過渡電流(ピーク電流)が電源線に集中的に流れることにより発生する大きなノイズを低減する半導体装置のノイズ低減回路を提供する。 - 特許庁

The method comprises: receiving an encoded bit stream; obtaining index information based on each bit of a code word formed with bits of a part of the received encoded bit stream, and accessing an entry of the look-up table corresponding to the index information; and determining which of an intermediate node or a terminal node the entry corresponds to based on an internal value of the accessed entry.例文帳に追加

符号化されたビットストリームを受信し、受信されたビットストリームの一部ビットよりなるコードワードの各ビットに基づきインデックス情報を求め、前記インデックス情報に対応するルックアップテーブルのエントリにアクセスし、アクセスされたエントリの内部値に基づき前記エントリが中間ノードに該当するか、それとも端末ノードに該当するかを判断する。 - 特許庁

The bus use permission is transferred tentatively from the writing request to any one of a reading request to the internal memory 211 of an n-bit width, a reading request to an internal memory 212 of an m-bit width, and a writing request from the internal memory 212 of m-bits, when the bus use is next permitted to any one of those, in this data conversion period.例文帳に追加

このデータ変換期間において、次の使用許可が与えられるべきバス使用要求が、ｎビット幅の内部メモリ２１１への読み出し要求、ｍビット幅の内部メモリ２１２への読み出し要求、ｍビットの内部メモリ２１２からの書き込み要求のうち何れかの場合、書き込み要求からそれらの要求に対して一時的にバス使用許可を譲る。 - 特許庁

A transmission apparatus 2 transmits, before each of data signals each comprising a 8-bit MAC frame, a reference signal including pulses whose number corresponds to each MAC frame number a receiver 3 recovers a clock used for sampling on the basis of the received reference signal pulses, recognizes the frame number by counting the pulses, and cross-references the recognized frame number with the data signal received for every 8 bits.例文帳に追加

送信装置２において、ＭＡＣフレームの８ビットごとのデータ信号の前に、そのＭＡＣフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置３において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、８ビットごとに受信するデータ信号と対応付ける。 - 特許庁

A method for processing data comprises the steps of converting a binary code aligned to a pixel value into a new code of a bit train in which values are aligned so that intervals of the values corresponding to the bit train of the same numbers of '0' or '1' become uniformly rough, conducting a bit swap for replacing the bits of the new code, and hence embedding data in the pixel value.例文帳に追加

画素値に割り当てられたバイナリコードが、０または１の数が同一のビット列に対応する値どうしの間隔が均一に粗になるように値が割り当てられたビット列である新コードに変換され、その新コードのビットを入れ替えるビットスワップを行うことにより、画素値に、データが埋め込まれる。 - 特許庁

A memory controller 61 connects an inversion of the LSB of the horizontal counter 72 to the write enable terminal of a memory 62 when the counted number of the vertical counter 71 is even, and connects the LSB of the horizontal counter 72 when the counted number of the vertical counter 71 is odd, and connects upper bits other than the LSB of the horizontal counter 72 to the address terminal of the memory 62.例文帳に追加

メモリコントローラ６１は、縦方向カウンタ７１が偶数の場合には横方向カウンタ７２のＬＳＢの反転をメモリ６２のライトイネーブル端子に接続し、奇数の場合にはＬＳＢを接続し、また、横方向カウンタ７２のＬＳＢを除く上位ビットをメモリ６２のアドレス端子に接続する。 - 特許庁

To provide an image processing apparatus which increases bits of data stored in a memory to use and process in a fine tuning scaling process of an image output, after normal variable and the size-for-size magnification processes and a tone processing are given so that an easily fine-tuned proper scaled image can be obtained, without having to read an original again.例文帳に追加

通常の変倍・等倍処理を施して階調処理を行い出力した画像の微調変倍処理において、メモリに保存されたデータのビット数を増やして活用、処理することによって、もう一度原稿を読み込ませることなく簡易に微調節した良好な変倍画像を得る画像処理装置を提供すること。 - 特許庁

A first selector 101 receives image data and discrimination circuit pixel information denoting information by each pixel of the data, selects prescribed bits of the first pixel information to generate 2nd pixel information, a 2nd selector 103 selects one from among a plurality of data in a register file 102, on the basis of the second pixel information and outputs the data as fourth pixel information, and a decoder 104 decides on the pixel attributes.例文帳に追加

画像データと、その画素毎の情報を示す第１の画素情報を入力し、第１選択器１０１で前記第１の画素情報の所定ビットを選択して第２の画素情報を生成し、第２選択器１０３で該第２の画素情報に基づき、レジスタファイル１０２内の複数データから一つを選択して第４の画素情報として出力し、デコーダ１０４で画素属性を決定する。 - 特許庁

To solve the problem that if motion pictures with caption is compressed in a compression system based on quantization in a frequency region where white of high luminance is used in many cases in order to heighten perceptivity in caption indication of motion pictures, picture quality of a total picture deteriorates compared with a case where there is no caption since mosquito noises tend to occur around characters, and bits concentrate to character parts.例文帳に追加

動画像の字幕表示には、視認性を高めるために高輝度の白色を用いることが多いが、周波数領域での量子化をベースとした圧縮方式で、このような字幕付き動画を圧縮すると、文字周囲にモスキートノイズが発生しやすく、また、文字部にビットが集中するために画像全体の画質が、字幕がないときに比べて劣化する。 - 特許庁

A frame inverting part 2 of a transmitting part 100 operates data during M (M is an integer except for 0) time slots between frame synchronizing patterns distributed over multiplexed data signals S2a and S2b according to a signal logic and supplies the frame synchronizing bits distributed and located over the data signals S2a and Sob to a sum arithmetic part 3 while controlling the inversion according to this arithmetic result.例文帳に追加

送信部１００のフレーム反転部２は、多重化データ信号Ｓ２ａ及びＳ２ｂに分散されたフレーム同期パターン間のＭタイムスロット（Ｍは０以外の整数）間のデータを信号論理に従って演算し，この演算結果に従ってデータ信号Ｓ２ａ及びＳ２ｂの分散配置されたフレーム同期ビットを反転制御して和分演算部３に供給する。 - 特許庁