「bits」に関連した英語例文の一覧と使い方(124ページ目) - Weblio英語例文検索

In an optical disk 1 having a servo track to be an information track for recording an information block shown by the length of a mark shown by channel bits, the servo track includes a part wherein periodical change of wobbles for coding positional information is modulated and coding of the positional information is performed by making bit sync and nit data subjected to QPSK modulation exist sequentially to word sync subjected to BPSK modulation.例文帳に追加

チャネルビットで示されるマークの長さによって表される情報ブロックを記録するための情報トラックであるサーボトラックを有する光ディスク１であって、サーボトラックは、位置情報を符号化するためのウォブルの周期的変化に変調が施された部分を含み、位置情報の符号化が、ＢＰＳＫが施されたword syncに続いてＱＰＳＫが施されたbit sync及びnit dataを存在させることによってなされた。 - 特許庁

The method comprises a step of receiving a digital input signal having a plurality of bits and indicating a desired charge rate for the battery, a step of configuring a resistor network in response to the digital input signal, a step of biasing an adjustable current source using the configured resistor network, and a step of supplying current to the battery at the desired charge rate using the adjustable current source.例文帳に追加

バッテリーの充電方法には、複数のビットを有し、バッテリーの望ましい充電速度を示すデジタル入力信号を受信するステップと、デジタル入力信号に応答してネットワーク抵抗器を構成するステップと、構成されたネットワーク抵抗器を用い調整可能電流源をバイアスするステップと、および調整可能な電流源を用い望ましい充電速度でバッテリーに電流を供給するステップとを含む。 - 特許庁

In an apparatus for processing the data stream of variable-length codewords representing an image, when current packetized data are smaller than the predetermined number of words, in response to a packet alignment flag (PAF), a means which responds to the end of embedding the current packetized data in the stream of packetized data is controlled and incomplete words in the current packetized data are filled with zero bits.例文帳に追加

画像を表わす可変長コードワードのデータストリームを処理する装置において、パケット・アラインメント・フラグ（ＰＡＦ）に応答して、予め定められたワード数より現在のパケット化されたデータが小さい場合には、パケット化されたデータのストリーム中に現在のパケット化されたデータの埋め込みの終了に応答する手段を制御し、現在のパケット化されたデータ中の不完全なワードをゼロ・ビットで埋める。 - 特許庁

To provide high efficiency in recording density by using short codeword bits as codeword length for main conversion, and provide a method for generating and arranging the codeword having excellent DC suppression capability, by arranging the codeword to maintain the DC suppression capability of the code array, even in the case that one codeword is replaced with another codeword without satisfying the run-length condition between the codewords.例文帳に追加

短いコードワードビットを主変換コードワード長さとして使用することにより記録密度側面にて高い効率性を提供し、またコードワード間にランレングス条件を満足せずにコードワードを他のコードワードに代える場合にもコード列のＤＣ抑圧能力を保持すべくコードワードを配することによりコード列の優秀なＤＣ抑圧能力を備えるコードワード生成及び配置方法を提供する。 - 特許庁

A measured packet 32 comprises time stamp information 37 inserted to a front part of a payload 36 of an original packet (general packet) 31 consisting of a header 33 including attribute information of the packet comprising a packet destination address, priority and a packet length or the like and of a payload 34 including (user) data carried by the packet and comprises identification bits denoting the measurement packet to a header 35.例文帳に追加

パケットの行き先アドレス、優先度、パケット長などから構成されるパケットの属性情報が含まれるヘッダ部分３３と、パケットが運ぶ（ユーザー）データであるペイロード部分３４とから構成されるオリジナルパケット（一般パケット）３１に対して、そのペイロード部分３６の前部にタイムスタンプ情報３７を挿入し、ヘッダ３５に、測定パケットであることの識別ビットを付加て測定パケット３２を構成する。 - 特許庁

A binary arithmetic renormalization means performs binary arithmetic encoding of the next bit, while a ternary data sequence is converted into a binary data sequence, to output encoded bits through a binary converter 32 and an f-value waiting processor 33 to output an updated encoding section width and an updated minor probability section width at a timing, when a ternary data sequence for the target bit is output.例文帳に追加

対象ビットに対する３値データ列を出力するタイミングで、更新後の符号化区間幅と更新後の劣勢確率の区間幅とを出力するため、２値変換部３２とｆ値滞留処理部３３とにより３値データ列を２値データ列に変換して符号化ビットを出力する間に、２値算術再正規化手段により次のビットに対する２値算術符号化の処理が可能となる。 - 特許庁

A first selector 101 receives image data and discrimination circuit pixel information denoting information by each pixel of the data, selects prescribed bits of the first pixel information to generate 2nd pixel information, a 2nd selector 103 selects one from among a plurality of data in a register file 102, on the basis of the second pixel information and outputs the data as fourth pixel information, and a decoder 104 decides on the pixel attributes.例文帳に追加

画像データと、その画素毎の情報を示す第１の画素情報を入力し、第１選択器１０１で前記第１の画素情報の所定ビットを選択して第２の画素情報を生成し、第２選択器１０３で該第２の画素情報に基づき、レジスタファイル１０２内の複数データから一つを選択して第４の画素情報として出力し、デコーダ１０４で画素属性を決定する。 - 特許庁

The data of the payload part are detected from packet signals for which pseudo random signals indicated by an Nth generator polynomial are inserted to the payload part and transmitted, and are fetched as an initial value to a forward reference signal generation part 22 and a backward reference signal generation part 30 by the unit of N bits in an input order, and forward reference signals Pf and backward reference signals Pr are respectively generated.例文帳に追加

Ｎ次の生成多項式で示される擬似ランダム信号がペイロード部に挿入されて伝送されたパケット信号からそのペイロード部のデータを検出し、入力順にＮビット単位で順方向参照信号発生部２２および逆方向参照信号発生部３０に初期値として取り込ませ、順方向の参照信号Ｐｆおよび逆方向の参照信号Ｐｒをそれぞれ発生させる。 - 特許庁

This seed generation circuit has: an oscillator circuit 10 continuously or intermittently oscillating; a smoothing circuit 20 controlling appearance frequency of '0' and '1' in a digital data string outputted from the oscillator circuit and outputting the digital data string as time series data; and a genuineness circuit 30 generating a seed of one bit by an arithmetic process using a plurality of bits among the time series data.例文帳に追加

連続的または断続的に発振する発振回路（１０）と、前記発振回路から出力されたデジタルデータ列における「０」と「１」との出現頻度を制御して時系列データとして出力する平滑回路（２０）と、前記時系列データのうちの複数のビットを用いた演算処理により、１ビットのシードを生成する真性化回路（３０）と、を備えたことを特徴とするシード生成回路を提供する。 - 特許庁

When the last 2 bytes of even numbered or odd numbered large block in the flash memory R are read out, and the beginning 2 bytes of even numbered or odd numbered large block directly after the odd numbered or even numbered block in the flash memory L are read out, an address circuit ADSINC outputs upper 9 bits XADL 9-1 as +1 increment, reverses a FAL7, and supplies it to an address circuit CROSS.例文帳に追加

フラッシュメモリＲにおける偶数番目又は奇数番目の大ブロックの最後の２バイトを読み出し、フラッシュメモリＬにおける上記偶数番目又は奇数番目直後の奇数番目又は偶数番目の大ブロックの最初の２バイトを読み出す場合、アドレス回路ＡＤＳＩＮＣは、上位９ビットＸＡＤＬ９−１を＋１インクリメントして出力し、ＦＡＬ７を反転してアドレス回路ＣＲＯＳＳに供給する。 - 特許庁

Furthermore, the data arrangement section 801 calculates a cycle of inserting data of TrCH3 to the data multiplexing the data of TrCH1 and the data of TrCH2 from the number of bits in the data of TrCH3 inputted from the rate matching processing section 103, inserts the data of TrCH3 to the data multiplexing the data of TrCH1 and the data of TrCH2 in the determined cycle and further multiplexes the data.例文帳に追加

さらに、データ配列部８０１は、レートマッチング処理部１０３より入力するＴｒＣＨ３のデータのビット数より、ＴｒＣＨ３のデータをＴｒＣＨ１のデータとＴｒＣＨ２のデータとを多重化したデータに挿入する周期を算出し、求めた周期にてＴｒＣＨ３のデータをＴｒＣＨ１のデータとＴｒＣＨ２のデータとを多重化したデータに挿入してさらに多重化する。 - 特許庁

To provide a noise reduction circuit for a semiconductor device that can reduce a high level noise caused by concentrated flowing of a momentary transient current (peak current) through power lines of IO buffers when many outputs are inverted in each semiconductor, using the IO buffer with an output in a plurality of bits and capable of a high output current capability, such as a data control circuit for plasma display and liquid crystal display.例文帳に追加

プラズマ表示や液晶表示のデータ制御回路のような複数ビットの出力をもち、出力電流能力の高いＩＯバッファを使用している半導体で出力の多数が反転した場合、出力ＩＯバッファで瞬間的な過渡電流(ピーク電流)が電源線に集中的に流れることにより発生する大きなノイズを低減する半導体装置のノイズ低減回路を提供する。 - 特許庁

In the bar code system in which three reference points are provided at prescribed intervals at orthogonal positions and the information area of 4 bits extending orthogonally is provided at a position sandwiching these reference points, the information of the bar code system is fetched as a binary signal by a CCD camera 12, the areas and centroid positions of respective detected images are calculated from the binary signal and three reference points are detected out of these images.例文帳に追加

直交する位置に３個の基準点を所定間隔おいて設け、これら基準点を挟む位置にあって直交する方向に延びる４ビットの情報領域を設けたバーコードシステムにおいて、バーコードシステムが持つ情報をＣＣＤカメラにより二値化信号として取り込み、この二値化信号から各検出画像の面積および重心位置を算出し、その中から３個の基準点を検出する。 - 特許庁

This interrupt controller is provided with: an interrupt flag pattern setting part 11 presetting an interrupt factor to be desired to be detected from the interrupt factors inputted by an interrupt flag having a plurality of bits; and an interrupt flag detection part 12 comparing the inputted interrupt factor with the preset interrupt factor, and outputting an interrupt detection signal to a priority order decision circuit 10 in the case of accordance.例文帳に追加

複数ビットを備えた割り込みフラグによって入力される割り込み要因の中から、検出したい割り込み要因を予め設定する割り込みフラグパターン設定部１１と、前記入力される割り込み要因と前記予め設定した割り込み要因とを比較し、一致した際に、優先順位判定回路１０に対して割り込み検出信号を出力する割り込みフラグ検出部１２とを設ける。 - 特許庁

This memory device comprises memory cells 20 provided with a first structure and a second structure being able to be in a storage state, a means for reconfiguring the memories between a first mode in which the storage states of the first and the second structure indicate respectively first and second data bits and a second mode in which the some data bit is indicated by combination of the storage states.例文帳に追加

メモリ装置であって、それぞれ、記憶状態が可能な第１の構造及び第２の構造を備える記憶セル（２０）と、前記第１及び第２の構造の前記記憶状態が、それぞれ、第１及び第２のデータ・ビットを表わす第１のモードと、前記記憶状態の組み合わせによって、あるデータ・ビットを表す第２のモードとの間で、前記メモリを再構成するための手段が含まれている、メモリ装置。 - 特許庁

With limited exceptions, no BITs we have examined limit the scope of matters that can be referred to dispute settlement, although a small number of agreements provide that state-to-investor disputes which are currently pending in any international arbitration court cannot be referred to any international arbitration court as a state-to-state dispute (see, for example, Chile - Turkey BIT, Article 12, Paragraph 10, and South Africa - Turkey BIT Article 8, Paragraph 8)例文帳に追加

また、少数の例外を除き、多くの協定 は申立の対象分野を特に限定していない。なお、一 部の協定では、既に投資家と国家との間の紛争と して国際仲裁裁判所（international arbitration court）に係属しており、現時点でも係争中の紛争 については、国家間の紛争として国際仲裁裁判所 に提訴することはできない旨規定している（チ リ－トルコ12条10項、南アフリカ－トルコ８条 ８項等）。 - 経済産業省

The portable electronic device relating to an embodiment retrieves an identifier of a second data representation form obtained by specifying a plurality of bits of a high order or a low order of an identifier as a partial part by a command received from the outside, and outputs the identifier of the second data representation form with the partial part specified in a portable electronic device having a memory storing nest structure data.例文帳に追加

実施形態に係る携帯可能電子装置は、入れ子構造データを記憶するメモリを有する携帯可能電子装置において、外部から受信したコマンドにて当該識別子の上位あるいは下位の複数ビットを一部分として指定された第２データ表現形式の識別子をメモリ内の第２データ表現形式のデータから検索し、当該一部分を指定された第２データ表現形式の識別子を出力する。 - 特許庁

The record mask encoding method which encodes the mask data for recording a predetermined region of image data in N-steps includes an acquisition step for acquiring the mask data, and a formation step for forming index data in which a recording pattern of each pixel is expressed with the code data using the code data of the number of bits smaller than N assigned to the record pattern showing whether the pixel is recorded by what time scanning of the acquired mask data.例文帳に追加

画像データの所定の領域をＮ回に分けて記録するためのマスクデータを符号化する記録マスク符号化方法において、前記マスクデータを取得する取得工程と、前記取得したマスクデータの何回目の走査で画素を記録するかを示す記録パターンに対して割り振られたＮより小さいビット数の符号データを用いて、各画素の記録パターンを前記符号データで表したインデックスデータを生成する生成工程とを有する。 - 特許庁

A base station apparatus includes: a DCI format selection unit 209 for selecting identification information for identifying a DCI format for SU-MIMO and a DCI format for MU-MIMO; a control signal generation unit 210 for generating a control signal which includes the identification information and includes the DCI format for SU-MIMO or MU-MIMO having the same number of bits; and a transmitter for transmitting the control signal to a mobile station device.例文帳に追加

ＳＵ−ＭＩＭＯ用のＤＣＩフォーマットとＭＵ−ＭＩＭＯ用のＤＣＩフォーマットとを識別する識別情報を選択するＤＣＩフォーマット選択部２０９と、識別情報を含み、同一のビット数を有するＳＵ−ＭＩＭＯ用又はＭＵ−ＭＩＭＯ用のＤＣＩフォーマットを含む制御信号を生成する制御信号生成部２１０と、制御信号を移動局装置に送信する送信手段とを具備することを特徴とする。 - 特許庁

To avoid drawbacks of the conventional technology and provide a technically simple and inexpensive solution for improving the performance of ceramic drill bits and for drilling composites at very high speed, such as carbon-fiber composites having an epoxy resin matrix, without either delaminating the material or raising the machining temperature to greater than 200°C, above which temperature the mechanical properties of composites drop.例文帳に追加

従来技術の欠点を回避し、技術的に簡単で低コストの解決方法であって、セラミック製ドリルビットの性能を向上させ、かつ材料に層間剥離を起こさずに、また加工温度を、複合物の機械的特性がそれを超えると低下する温度である２００℃より高くは上昇させずに、エポキシ樹脂基質を有する炭素繊維複合物などの複合物に極めて高い速度で穴あけするための解決方法を提供する。 - 特許庁

The encoder 1 comprises a repetitive encoder 10 for encoding input data repetitively, an interleaver 20 for reordering respective bits constituting data encoded by the repetitive encoder 10, an accumulator 30 performing convolution encoding of data delivered from the interleaver 20 by accumulation, and a setter 40 for setting distribution of repetitive number in the repetitive encoder 10.例文帳に追加

符号化装置１は、入力されたデータに対して繰り返し符号化を行う繰り返し符号化器１０と、この繰り返し符号化器１０により符号化されたデータを構成する各ビットの順序を置換して並べ替えるインターリーバ２０と、このインターリーバ２０から供給されたデータに対して累積加算による畳み込み符号化を行うアキュムレータ３０と、繰り返し符号化器１０における繰り返し数の分布を設定する設定器４０とを備える。 - 特許庁

The dummy bit string generation circuit 11 has a Hamming distance detection circuit 12 detecting a Hamming distance between two continuous bits of the serial signal as a first Hamming distance; and a contrary signal generation circuit 13 generating an input bit wherein a Hamming distance from a last bit of the bit string of the dummy serial input signal is a second Hamming distance contrary to the first Hamming distance in succession of the last bit when detecting the first Hamming distance.例文帳に追加

ダミービット列生成回路１１は、シリアル入力信号の連続する２ビット間のハミング距離を第１ハミング距離として検出するハミング距離検出回路１２と、第１ハミング距離の検出時に、ダミーシリアル入力信号のビット列の最終ビットからのハミング距離が第１ハミング距離と相反する第２ハミング距離となる入力ビットを最終ビットに続けて生成する相反信号作成回路１３を備える。 - 特許庁

The error correction circuit 26 detects an error position in the code word and generates error detection data indicating the error position by applying error correction processing to the sequence of the code word read from the memory cell of cross regions of the selected word line and bit line out of memory cells CL through the bit line, and generates error correction data by correcting information bits at the detected error position.例文帳に追加

誤り訂正回路２６は、メモリセルＣＬのうち選択されたワード線およびビット線の交差領域のメモリセルからビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する。 - 特許庁

It is possible to pass Python long integers where integers are requested; however no proper range checking is done -- the most significant bits are silently truncated when the receiving field is too small to receive the value (actually, the semantics are inherited from downcasts in C -- your mileage may vary).A few other characters have a meaning in a format string.例文帳に追加

Python 整数型を要求している場所に Python 長整数型を渡すのは可能です; しかしながら、適切な値域チェックはまったく行われません --値を受け取るためのフィールドが、値全てを受け取るには小さすぎる場合、上桁のビット群は暗黙のうちに切り詰められます (実際のところ、このセマンティクスは C のダウンキャスト (downcast) から継承しています -- その恩恵は人それぞれかもしれませんが)。 その他、書式化文字列において意味を持つ文字がいくつかあります。 - Python

This method for decoding an uplink status flag having reduced interleaving depth in an RLC/MAC block in a GPRS, supplies all uplink status flags to an RT-EGPRS user in the first burst of four bursts, nine bits of the uplink status flag to the EGPRS user in the first burst of the RLC/MAC block and also the rest bit in the next three bursts.例文帳に追加

ＧＰＲＳにおいて、ＲＬＣ／ＭＡＣブロックにおいて減少したインターリーブ深さを有するアップリンク状態フラグを復号する、本発明の方法は、ＲＴ−ＥＧＰＲＳユーザーに対して、アップリンク状態フラグの全部が４つのバーストのうちの最初のバースト中に供給され、ＥＧＰＲＳユーザーに対して、アップリンク状態フラグの９ビットがＲＬＣ／ＭＡＣブロックの最初のバースト中に供給されかつ残りのビットが次の３つのバースト中に供給されるようにしてなされる。 - 特許庁

On the other hand, most FTAs/EPAs and BITs provide an “investor-to-state” dispute settlement procedures for investment cases, under which the investor may submit a dispute with the host country to arbitration when the investor suffers any damages due to a breach of any provision of the agreement by the host country, and may receive pecuniary compensation from the host country if the arbitration body finds any breach of the agreement by the host country1.例文帳に追加

一方で、大多数のFTA/EPA の投資章及びBIT は、投資案件に対象を限定した手続として、投資受入国が協定の規定に反する行為を行ったことで投資家が損害を被った場合、投資家は受入国を相手どって当該紛争を仲裁に付託することができ、仲裁機関が受入国の協定違反を認定した場合、投資家は受入国から金銭等による補償を受けることができるとする「投資家対国家」の紛争解決手続を設けている（注）。 - 経済産業省

A method of establishing a reference bit in the bit pattern includes: identifying a series of bit sequences in the bit pattern including all bit sequences having the largest number of consecutive bits with a common logic state; and assigning a reference bit on the basis of one bit sequence in the series when the series includes only one bit sequence.例文帳に追加

上述した課題は、ビットパターンに基準ビットを設定するための方法であって、共通の論理状態を有する連続したビットの最大個数を有するすべてのビットシーケンスを含む一続きのビットシーケンスを前記ビットパターンにおいて識別すること、及び、前記一続きのビットシーケンスが、ビットシーケンスを２つ以上含まない場合、前記一続きのビットシーケンスにおける１つのビットシーケンスに基づいて基準ビットを割り当てること、を含むビットパターンに基準ビットを設定するための方法等により解決することができる。 - 特許庁