「control buses」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A network system is provided with an asymmetric serial bus is constituted by multiplexed unidirectional serial buses (31 to 34) on which synchronizing signal is superimposed and single serial bus (41) in the opposite direction as a pair, and the multiplexed serial buses are used primarily for data transfer, and the single bus in the opposite direction is used for transferring control information, such as ACK response, with respect to data transfer.例文帳に追加

同期信号が重畳される、多重化された一方向のシリアルバス（３１〜３４）と、逆方向の単一シリアルバス（４１）を、一組とした、非対称シリアルバスを備え、多重化されたシリアルバスは主としてデータ転送に用い、逆方向の単一バスは、データ転送に対するＡＣＫ応答等の制御情報の転送に用いる。 - 特許庁

To provide an interface device and an image forming device, capable of reducing latency produced when an interrupt request, relayed by a functional module adjacent to a control module, is given to the control module, when multi-stage connection of functional modules to the control module is made by use of predetermined high-speed serial buses.例文帳に追加

所定の高速シリアルバスを用いて、制御モジュールに機能モジュールを多段接続した場合に、制御モジュールと隣接する機能モジュールを中継した割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができるインタフェース装置及び画像形成装置を提供することを目的とする。 - 特許庁

The serial bus of the constant period protocol communicating means is provided with the function of a bus master enabling all serial buses to take a bus right, and, furthermore, each element can conduct data transmission between the elements at a constant period to realize a real time protection/control.例文帳に追加

定周期プロトコル通信手段のシリアルバスは、全てがバス権を取ることが可能なバスマスタの機能を備えており、かつ、各要素間が定周期でデータ送信を行うことでリアルタイムな保護・制御が実現できる。 - 特許庁

To provide a server device in which the setting change of each local bus is allowed by means of a setting tool exclusive for each conventional local bus, and supervision and control are allowed without worrying about types of local buses.例文帳に追加

各ローカルバスの設定の変更が従来の各ローカルバス専用の設定ツールによって変更可能で、ローカルバスの種類を気にすること無く、監視・制御が可能となるサーバー装置を提供することにある。 - 特許庁

Recently, on Nishioji-dori Street it is promoted to run City buses as scheduled, for example by introducing a system in which a traffic-control signal is controlled by giving priority to public vehicles (a traffic light becomes green automatically when a bus approaches the crossing). 例文帳に追加

近年では西大路通では市バスを優先して信号を制御する公共車両優先システム（バスが接近すれば自動的に青になる）を導入するなど市バスの定時運行を進めている。 - Wikipedia日英京都関連文書対訳コーパス

In the case of operation as 32-bit PCI bus, the arbiter 2 performs control so as to use different 32-bit PCI buses respectively for two channel devices 31 and 40 or channel devices 31 and 41 of 32 bits.例文帳に追加

アービタ２は３２ビットＰＣＩバスとして動作させる場合、２つの３２ビットのチャネル装置３１，４０またはチャネル装置３１，４１に対して夫々異なる３２ビットＰＣＩバスを使用させるように制御する。 - 特許庁

To provide a semiconductor storage device which can be speeded up in access speed, eliminates difference in access speed between adjacent data buses after redundancy relief, and decrease the circuit scale of a data bus control circuit.例文帳に追加

アクセススピードの高速化を図るとともに、冗長救済後に隣接するデータバス間でアクセススピードの差をなくすことができ、データバス制御回路の回路規模を小さくすることができる半導体記憶装置を提供する。 - 特許庁

A data bus connecting a master microcomputer mainly performing control, the other microcomputer, and the EEPROM is shared, and data of both the other microcomputer and the EEPROM are transmitted by one pair of data buses.例文帳に追加

主として制御を行うマスターマイコンと他のマイコンおよびＥＥＰＲＯＭを接続するデータバスを共有させて、一対のデータバスにより他のマイクロコンピュータとＥＥＰＲＯＭ双方のデータが伝送されるようにした。 - 特許庁

To dispense with dedicated data buses for downsizing of a memory control circuit and reduce manufacturing cost, in a method for controlling memory in a system in which mixing memory consisting of SDRAM or S mask ROM and a circuit, the clock cycle of which is double when the clock cycle of the control circuit of the memory is set as 1.例文帳に追加

ＳＤＲＡＭ又はＳマスクＲＯＭからなるメモリと、このメモリの制御回路のクロック周期を１とした場合にクロック周期が２倍となる回路とが混在するシステムにおけるメモリ制御方法において、専用のデータバスをなくし、メモリ制御回路の小形化、低コスト化を図る。 - 特許庁

The bus bridge device 1 that connects between PCI buses 2 and 3 and has a pre-fetch function, has a control means for generating a lead finish control signal and finishing a lead cycle to a target side on recognizing the completion of the lead cycle from a master side.例文帳に追加

本発明は、ＰＣＩバス２，３間を接続し、プレフェッチ機能を備えたバスブリッジ装置１において、マスタ側からのリードサイクルの終了を認知すると、リード終了制御信号を生成してターゲット側へのリードサイクルを終了させるように制御する手段を有する。 - 特許庁

This information processing system is constituted so as to control, by a bus controller 3, the data bus 4 consisting of a plurality of unit data buses each of which is capable of independently transferring data to a plurality of the bus masters of a CPU 1 and a DMAC 2.例文帳に追加

この発明は、ＣＰＵ１、ＤＭＡＣ２の複数のバスマスタに対して、バスコントローラ３によりそれぞれの独立してデータ転送が可能な複数の単位データバスからなるデータバス４を分割制御するように構成される。 - 特許庁

A CPU 1 setting information on access command group to I/O buses 120-12n in a command queue 2 arranged on a memory, writes a queue number and a top address of the command queue in a command control register for notifying an LSI 3 of them.例文帳に追加

ＣＰＵ１はメモリ上に設けられたコマンドキュー２にＩ／Ｏバス１２０〜１２ｎへのアクセスコマンド群の情報を設定し、コマンド制御レジスタに対してキュー番号とコマンドキューの先頭アドレスとを書込んでＬＳＩ３へ通知する。 - 特許庁

When temporally duplicate data transfer is performed via the first and second buses 12, 13, one piece of the data are transferred to the arithmetic processing part 11, and the other piece of the data are stored in a buffering buffer part 18a, by a buffer control part 18.例文帳に追加

第１・第２のバス１２，１３を介して時間的に重複したデータ転送があった場合、緩衝制御部１８により、一方のデータが演算処理部１１に転送され、他方のデータが緩衝バッファ部１８ａに格納される。 - 特許庁

This data processor includes: a central processor (2) for executing instructions; first circuits (3 and 4) connected to the central processor via internal buses (13 and 14); and a stop control circuit (12C) for selectively stopping the operation of the circuits.例文帳に追加

命令を実行する中央処理装置（２）と、内部バス（１３，１４）を介して前記中央処理装置に結合された第１の回路（３，４）と、前記第１の回路の動作を選択的に停止させる停止制御回路（１２Ｃ）とを含む。 - 特許庁

The timing signal V_sig generated from the timing signal generating circuit 52 is given to a control circuit 66 via a switch circuit 54 that is switch-controlled for a horizontal blanking period of an image signal A_sig and buses 19, 56.例文帳に追加

このタイミング信号発生回路５２から発生されるタイミング信号Ｖ_sig は、画像信号Ａ_sig の水平ブランキング期間に切り換え制御されるスイッチ回路５４及びバス１９、５６を経由してコントロール回路６６に送出される。 - 特許庁

To provide a device controlling method capable of performing control beyond a bus, including the existing IEEE1394 device by using an AV/C command in the case of connecting networks configured by IEEE1394 buses by a different network.例文帳に追加

ＩＥＥＥ１３９４バスで構成されるネットワーク間をその他のネットワークで接続する場合に、既存のＩＥＥＥ１３９４機器を含めてＡＶ／Ｃコマンドを用いてバスを跨いだ制御を行なえる機器制御方法を提供すること。 - 特許庁

To improve the writing/reading performance of a memory and the processing capacity of an MPU and to shorten the occupied time of buses with respect to a bus access control circuit connected to the terminals of an MPU bus, a memory bus, an I/O bus, and so on.例文帳に追加

ＭＰＵバス、メモリバス、Ｉ／Ｏバス等の終端に設けたバスアクセス制御回路において、メモリの書込み・読出し性能の向上、ＭＰＵの処理能力の向上、バスの占有時間の短縮を図ることを目的とする。 - 特許庁

This card is also available in the buses running on the routes under control of the Rakusai business office (routes, 28, 29, 33, Special 33, 69, 73, 91, Special South 1, West 1, West 2, Rin-West (臨西)2, West 3, Special West 3, West 4, West 5, Rin-West (臨西)5, West 6, and West 8). 例文帳に追加

洛西営業所管轄系統（28号、29号、33号、特33号、69号、73号、91号、特南1号、西1号、西2号、臨西2号、西3号、特西3号、西4号、西5号、臨西5号、西6号、西8号系統）のみ、バス車内でも販売されている。 - Wikipedia日英京都関連文書対訳コーパス

When an opening command is outputted to the breaker connecting buses and moreover overcurrent relays provided severally in the bus connecting lines on both sides of the breaker are out of operation, AND circuits 5 and 6 materialize, and timers 7 and 8 output commands to turn the input currents to divided protective relays RY01 and RY02 to zero for protecting those buses to a zero-ampere control circuit 4.例文帳に追加

母線間を接続する遮断器に開指令が出力され、かつその遮断器の両側の母線連絡線にそれぞれ設置された過電流継電器が不動作のとき、アンド回路５、６が成立し、タイマー７、８は、アンド回路５、６が成立してから所定の時限後に、当該母線を保護する分割保護継電器ＲＹ０１、ＲＹ０２への入力電流を零とする指令を零アンペア制御回路４に出力する。 - 特許庁

The time-out control device is expected to control a time-out at the time of packet transfer between terminal devices connected to different buses, measures the delay time needed from the transmission of a request packet to a terminal device (controller) connected through a bus to the reception of a response packet by a delay measuring means.例文帳に追加

異なるバスに接続された端末装置間でのパケット転送の際のタイムアウトを制御するタイムアウト制御装置を前提とし、タイムアウト制御装置は、遅延測定手段は、バスを介して接続された端末装置（制御装置）へのリクエスト・パケットの送信からレスポンス・パケットの受信までに要する遅延時間を測定する。 - 特許庁

Address buses 26, 28 for applying chip select signals, respectively, to the terminals of both ROMs (31, 33) from the memory control section 25 side are also connected between the memory control section 25 and the first and second ROMs (31, 33) so that both ROMs (31, 33) can be accessed selectively using the ROM bus 24.例文帳に追加

メモリ制御部２５と第１、第２のＲＯＭ（３１、３３）との間には、ＲＯＭバス２４を使用して双方のＲＯＭ（３１、３３）への選択的なアクセスが可能なように、メモリ制御部２５側から双方のＲＯＭ（３１、３３）の端子に対し夫々チップセレクト信号を印加するためのアドレスバス２６、２８も接続される。 - 特許庁

The circuit 124 sets up the data pattern of diagnosis testing data in each of an address output register 115, a data output register 117 and a bus control output register 119 and instructs the output of the data pattern to respective buses 101 to 103.例文帳に追加

バスインターフェース制御回路１２４は診断試験用データのデータパターンをアドレス出力レジスタ１１５と、データ出力レジスタ１１７と、バス制御出力レジスタ１１９とのそれぞれにセットし、各バス１０１，１０２，１０３への出力を指示する。 - 特許庁

A liquid crystal panel display module 400 transmits display characteristic information such as the digital video information and control signals of a liquid crystal panel from a memory part 430 to a graphic source part 310 through serial buses 411 and 412 and cables 311 and 312.例文帳に追加

液晶パネルディスプレイモジュール４００は、メモリ部４３０からシリアルバス４１１，４１２及びケーブル３１１，３１２を通じて液晶パネルのデジタル映像情報及び制御信号等の表示特性情報をグラフィックソース部３１０に伝送する。 - 特許庁

The voltage regulator for the dynamic random access memory is further provided with a circuit for generating a reference voltage from a voltage supplied from the outside, an amplifier for amplifying the reference voltage by a gain larger than one unit to generate an internal supply voltage to be used by first and second buses, and a control logic for generating a control signal to control the amplifier.例文帳に追加

また、本発明のダイナミックランダムアクセスメモリ用の電圧レギュレータは、外部から供給された電圧から基準電圧を生成する回路と、第１バス及び第２バスで利用可能な内部供給電圧を生成するために、１単位よりも大きなゲインで基準電圧を増幅するための増幅器と、 増幅器を制御するための制御信号を生成する制御ロジックと、を有している。 - 特許庁

This signal processor is provided with interface module groups 19-31 corresponding to plural signals, a control module 8 and processing module groups 9b-16b, and memory module groups 9a-19a, and each module is connected through plural independent buses 6, 7, 17, and 18 including a high speed data bus.例文帳に追加

複数の信号に対応したインターフェースモジュール群１９〜３１と、制御モジュール８および処理モジュール群９ｂ〜１６ｂと、メモリモジュール群９ａ〜１９ａとを設け、各モジュールを、高速データバスを含んだ独立した複数のバス６，７，１７，１８により接続する。 - 特許庁

To reduce frequency fluctuations caused at synchronization control of an isochronous cycle in a network such as a network, where a bridge interconnects an IEEE 1394 bus and a plurality of 1394 buses, that synchronizes interconnected devices, by periodically informing the devices of the time information of the network or the like.例文帳に追加

IEEE 1394 バスや、複数の1394バスをブリッジにより相互接続したネットワーク等の時刻情報を定期的に通知することで接続された装置間の同期を図るようにしたネットワークにおいて、アイソクロナスサイクルの同期制御時に発生する周波数変動を低減させる。 - 特許庁

The reset control circuits 10-1 to 10-N are supplied with command data from a serial line 60 connected to the magnetic disk processor 50 and analyze the data to activate reset signals for the SCSI buses 40-1 to 40-N connecting the HDDs 20-1 to 20-N.例文帳に追加

リセット制御回路１０−１〜−Ｎは、磁気ディスク処理装置５０に接続されたシリアル回線６０からコマンドデータが与えられ、このデータを解析してＨＤＤ２０−１〜−Ｎとを結ぶＳＣＳＩバス４０−１〜−Ｎのリセット信号をアクティブにする。 - 特許庁

In this semiconductor integrated circuit 1 equipped with the programmable device 11 having a rewritable circuit structure, a control part 12 forms, in the programmable device 11, a circuit comprising the CPUs 14 of designated bit widths and of a designated quantity, and buses 17 and 18 connected to them.例文帳に追加

回路構成が書き換え可能なプログラマブルデバイス（１１）を備えた半導体集積回路（１）において、制御部（１２）は、プログラマブルデバイス（１１）に、指定されたビット幅および指定された個数のＣＰＵ（１４）ならびにこれ接続されるバス（１７，１８）の回路構成をする。 - 特許庁

When burst read is requested in access data size smaller than the number of bits in the buses from the circuit module, the memory control part 10 continuously issues the read request to the external memory 61 by the number of times smaller than the number of bursts in the requested burst read.例文帳に追加

前記メモリ制御部１０は、回路モジュールから前記バスのビット数より小さいアクセスデータサイズでバーストリードが要求されたとき、前記要求されたバーストリードのバースト数より少ない回数で前記外付けメモリ６１にリード要求を連続的に発行可能である。 - 特許庁

Every 8 pieces of PCI slots are arranged under the control of the PCI buses, and three types of interfaces such as core I/O cards 13 and 16, VGA 14 and 17 being the output interface of BIOS for operating the environment setting of a basic system and FC 15 and 18 with a disk array are mounted.例文帳に追加

PCIバスの配下には、各々８個のPCIスロットがあり、コアＩ／Ｏカード１３及び１６と、基本的なシステムの環境設定を行うBIOSの出力インターフェースであるVGA１４及び１７と、ディスクアレイとのFC１５及び１８といった３種のインターフェースを実装されている。 - 特許庁

To obtain a DRAM semiconductor memory in which a high speed operation can be realized which securing operation margin by dissolving the restriction of connection relation between a pair of bit lines and a pair of data buses by a column selection gate in a DRAM of a direct sense system, and optimizing independently the internal timing control at the read-out and the internal timing control at the time of write-in.例文帳に追加

ダイレクトセンス方式のＤＲＡＭにおけるコラム選択ゲートによる、ビット線対とデータバス対との接続関係の制約を解消するとともに、読み出し時の内部タイミング制御と書き込み時の内部タイミング制御とを独立して最適化することで、動作マージンを確保しながら高速動作を実現できるＤＲＡＭ半導体記憶装置を提供する。 - 特許庁

The data transfer capability of the page printer control device is comprehensively increased by improving the data transfer capability of a local bus by providing two PCI buses as the local bus in the page printer control device, using data compression and data expansion devices, and transferring page image data transferred on the local bus as compressed data.例文帳に追加

ページプリンタ制御装置内のローカルバスとして、ＰＣＩバスを２本持つ構成とすることでローカルバスのデータ転送能力を上げ、更にデータ圧縮及びデータ伸張デバイスを使用し、ローカルバス上転送されるページイメージデータを圧縮データとすることで、総合的にページプリンタ制御装置のデータ転送能力を向上させるものである。 - 特許庁

This ring type bus system comprises a plurality of modules, a bus connecting part connected to each module for transferring data in a predetermined transfer direction, a plurality of buses connected through the bus connecting part like a ring as the transfer paths of data, and a bus control part for controlling all the bus connecting parts.例文帳に追加

複数のモジュールと、各モジュールと接続してデータを所定の転送方向に転送するバス接続部と、このバス接続部を介してリング状に接続することによりデータの転送経路となる複数のバスと、全ての前記バス接続部を制御するバス制御部とからなるリング型バスシステムとする。 - 特許庁

In order that constraints by capacity are eliminated at failure separation of memory, control and data lines are arranged between the memory controllers to allow the memory controllers to access memory not through the data buses in the master system and slave system but apparently through the memory controllers.例文帳に追加

メモリの故障分離が実施されるときには容量による制約を無くすために、メモリコントローラからメモリへのアクセスは主系、従系にあるデータバスを使用せず、メモリコントローラを見かけ上スルーして行なえるメモリコントローラ間の制御、データラインを設けたことを特徴としている。 - 特許庁

In the distributed control device, a field bus of specification A in which a bus of single configuration is defined and a field bus of specification B in which a bus of single constitution and a bus of duplex configuration are defined, are laid and a slave device and the master controller connected to these field buses can communicate with each other.例文帳に追加

シングル構成のバスが定義された規格Ａのフィールドバスと、シングル構成と二重化構成のバスが定義された規格Ｂのフィールドバスを敷設し、これらのフィールドバスに接続されたスレーブ機器と上位のコントローラとが通信をする分散型制御装置に関する。 - 特許庁

The memory system is comprised of an LSI 100 for memory control having a fault diagnosis part 102 confirming a malfunction situation of the memory bus, and a transfer control part 101 carrying out allocation of packet data to memory buses other than the malfunctioning memory bus, and memory modules 200(1), 200(2), etc. having buffer ICs 202 recognizing the malfunction state of the memory bus, and carrying out allocation.例文帳に追加

メモリバスの故障状況を確認する故障診断部１０２及び故障したメモリバス以外のメモリバスに対し転送するパケットデータの割り付けを行う転送制御部１０１を有するメモリ制御用ＬＳＩ１００と、メモリバスの故障状況を認識し、前記割り付けを行うバッファＩＣ２０２を有するメモリモジュール２００（１）、（２）、…よりなるメモリシステムを構築した。 - 特許庁

An operation sub-unit switch part 141 sets a characteristic value of each sub-unit as identification information (GUID) of the device to be controlled and issues bus resets onto the IEEE 1394 serial buses 151 and 152 from a bus reset issue part 143 when switching to sub-units corresponding to control devices 101 and 111.例文帳に追加

動作サブユニット切り替え部１４１は、制御機器１０１、１１１に対応したサブユニットへの切り替えを行う際に、各サブユニットの固有値を被制御機器の識別情報（ＧＵＩＤ）として設定するとともに、バスリセット発行部１４３からＩＥＥＥ１３９４シリアルバス１５１、１５２上にバスリセットを発行する。 - 特許庁

The instruction processing device for successively executing the plurality of instructions of different lengths is equipped with: data buses 11-14 to transfer the instruction code of the maximum instruction length to the post stage at once; and a pointer control circuit 8 for adding a value to a pointer in accordance with an instruction length bit 6 added to the instruction code.例文帳に追加

複数の異なった長さの命令を順次実行する命令処理装置において、命令長が最大の命令コードを１度に後段に渡せるだけの数のデータバス１１〜１４と、命令コードに付加された命令長ビット６に応じてポインタに値を加算するポインタ制御回路８を備える。 - 特許庁

To provide a vehicle-speed pulse processor, capable of preventing efficiency degradation of control systems, suppressing errors due to sampling, and enhancing the detection accuracy of vehicle-speed pulse number and own vehicle position for improving reliability by transmitting information of vehicle speed pulse, without imposing load on in-vehicle buses.例文帳に追加

車内バスに負荷をかけずに車速パルスの情報を伝送することにより、制御系の効率低下を防ぐと同時にサンプリングによる誤差の発生を抑えることができ、車速パルス数並びに自車位置の検出精度を高めて信頼性の向上を図った車速パルス処理装置を提供する。 - 特許庁

A microcomputer 1 including a CPU 2 in its inside is provided with a 1st data transfer device 4 for controlling direct memory access transfer on external buses EDBUSA, EABUS of the microcomputer 1 and parallel execution of an internal bus access by the CPU 2 or the like and external data transfer control by the device 4 is made possible.例文帳に追加

ＣＰＵ（２）を内蔵するマイクロコンピュータ（１）に、当該マイクロコンピュータの外部バス（ＥＤＢＵＳＡ，ＥＡＢＵＳ）上でのダイレクト・メモリ・アクセス転送を制御する第１のデータ転送装置（４）を設け、第１のデータ転送装置による外部データ転送制御に並行して、マイクロコンピュータ内部のＣＰＵなどによる内部バスアクセスを可能とする。 - 特許庁

In the data transfer control devices for transferring data between different buses, when a DMAC part 104 performs DMA transfer between a memory part 110 and a memory part 111, and when a predetermined quantity of data are stored in each of the memory parts 110 and 111, DMA transfer is performed through a buffer memory 104b.例文帳に追加

異なるバス間でのデータ転送を行うデータ転送制御装置において、ＤＭＡＣ部１０４がメモリ部１１０とメモリ部１１１との間でＤＭＡ転送を行う際に、メモリ部１１０及びメモリ部１１１にそれぞれ蓄積されたデータ量が所定のデータ量であるときはバッファメモリ１０４ｂを介したＤＭＡ転送を実行する。 - 特許庁

A control circuit 11-1 of each of the memory blocks 1-1 to 1-N supplies a selection signal YSW1 to transistors 4-1a and 4-1b, and connects a bit line pair BL1 and BL1^- to the local buses 5-1 and 5-2 when the bit line pair BL1 and BL1^- of a memory block is specified by a decoded column address in a read operation.例文帳に追加

各メモリブロック１−１〜１−Ｎの制御回路１１−１は、リード動作において、デコードされた列アドレスにより、自身のメモリブロックのビット線対ＢＬ１、ＢＬ１￣が指定された場合、トランジスタ４−１ａ、４−１ｂに選択信号ＹＳＷ１を供給して、ビット線対ＢＬ１、ＢＬ１￣とローカルバス５−１、５−２とを接続する。 - 特許庁

Signal lines (address buses) 24, 26 for applying a chip selection signal to the terminals of the first and second ROMs 31, 33 from the main board 201 are provided so as to be made accessible to not only the second ROM 33 but also the first ROM 31 using a bus line 22 for connecting a memory control part 25 and the second ROM 33.例文帳に追加

メモリ制御部２５と第２のＲＯＭ３３とを接続するバスライン２２を使用して、第２のＲＯＭ３３だけでなく第１のＲＯＭ３１へもアクセスが可能なように、メインボード２０１側から第１のＲＯＭ３１、第２のＲＯＭ３３の端子に対し夫々チップセレクト信号を印加するための信号線（アドレスバス）２４、２６が備えられている。 - 特許庁

To provide a control method for refresh-operation of a DRAM controlling refresh-operation so as not to perform the refresh-operation of the DRAM at the time of accessing the DRAM by an MPU in a microcomputer system constituted of the MPU having buses of two or more, the DRAM connected with an MPU by the memory bus and external devices connected with the MPU by an external bus.例文帳に追加

二つ以上のバスを持つＭＰＵと、ＭＰＵとメモリバスで接続されたＤＲＡＭと、ＭＰＵと外部バスで接続された外部デバイスで構成するマイクロコンピュータ・システムにおいて、ＭＰＵがＤＲＡＭにアクセスする時は、ＤＲＡＭのリフレッシュ動作を実行しないようにリフレッシュ動作を制御することを目的とするＤＲＡＭのリフレッシュ動作の制御方法。 - 特許庁

In the plant control system doubling central processing units(CPUs) and buses, an unused bus 32 is used as a bus for confirming or controlling communications to execute the connection or separation of a process I/O device 23 and the update of software in the CPU one side system at a time, so that the number of process I/O devices 23 can be increased or decreased.例文帳に追加

中央演算処理装置（ＣＰＵ）とバスを２重化したプラント制御システムにおいて、運用していないバス３２を通信確認又は調整用として使用し、プロセス入出力装置２３の接続又は切り離し、中央演算処置装置（ＣＰＵ）のソフトウェアの更新を片系ずつ行うことによって、プロセス入出力装置２３を増設又は削除するものである。 - 特許庁