「memory test」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

Output data is loaded from an A/D converter 11 into a memory 12 in the test apparatus body 18 through a DUT1-1 high-speed switch 4-1, a DUT1-2 high-speed switch 4-2, and a DUT-selecting high-speed switch 4.例文帳に追加

ＤＵＴ１−１用高速スイッチ４−１とＤＵＴ１−２用高速スイッチ４−２、ＤＵＴ選択用高速スイッチ４を介して、検査装置本体１８内のメモリ１２にＡ／Ｄコンバータ１１より出力のデータを取り込む。 - 特許庁

To provide a test circuit capable of confirming whether desired TDM data is normal or not without rearranging the TDM data stored in a memory in a multiplexed format, such as a concentrated arrangement type and a distributed one.例文帳に追加

集中配置型及び分散配置型などの多重化形式でメモリ内に格納されているＴＤＭデータを配置し直すことなく、所望のＴＤＭデータが正常であるか否かを確認することが可能な試験回路を提供する。 - 特許庁

In a normal time, a TEST flag signal is 'L', a switch SWA is turned on, a switch SWB is turned off, an output of a first boosting circuit 104 is supplied to a memory core 107 and a voltage drop power source 108.例文帳に追加

通常時においては、ＴＥＳＴフラグ信号が「Ｌ」であり、スイッチＳＷＡはオン、スイッチＳＷＢはオフとなり、メモリコア１０７及び降圧電源１０８には、同じ第１の昇圧回路１０４の出力が供給される。 - 特許庁

On predetermined input/outputs (I/O), data inputs may be inverted to create a desired test pattern (such as stripes) which are "worst case" for I/O circuitry or column stripes which are "worst case" for memory arrays.例文帳に追加

所定の入力／出力（Ｉ／Ｏ）において、データ入力は、Ｉ／Ｏ回路用の「最悪な場合」である所望の検査パターン（たとえば、データストライプ）、または、メモリアレイ用の「最悪の場合」である列ストライプを作成するために反転されうる。 - 特許庁

In order to perform a (p) well variation test, the memory device is provided with an IPL decoding logic circuit 60, a reference voltage generator 70, an IPL voltage reference multiplexer 80, a (p) well voltage feedback circuit 90, and a differential amplifier circuit 36.例文帳に追加

ｐウェル変化テストを実行するために、メモリ・デバイスには、ＩＰＬデコード論理回路６０、基準電圧発生器７０、ＩＰＬ電圧基準マルチプレクサ８０、ｐウェル電圧フィードバック回路９０、差動増幅器回路３６が設けられる。 - 特許庁

A semiconductor storage device is equipped with the RAM (random access memory) (10), the ODT (on die termination) circuit (30), and a JTAG (joint test action group) circuit (20).例文帳に追加

本発明の半導体記憶装置は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（１０）と、ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路（３０）と、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）回路（２０）と、を具備している。 - 特許庁

To realize a test circuit which detects the number of clocks between signals of an operation instruction during measurement, can judge whether an operation specification is satisfied or not, and can detect easily contravention to the operation specification, and a semiconductor memory using the circuit.例文帳に追加

測定中に動作命令の信号間のクロック数を検出し、動作スペックが満たされているか否かを判断でき、動作スペック違反を容易に検出できる試験回路及びそれを用いた半導体記憶装置を実現する。 - 特許庁

In a system basic I/O system(BIOS), sets up the performance of a CPU 11 is set up to the maximum performance by using a CPU speed control circuit 152 in power ON self-test(POST) processing independently of CPU performance specified by a user and set up in a CMOS memory 20.例文帳に追加

システムＢＩＯＳは、ＣＭＯＳメモリ２０に設定されているユーザ指定のＣＰＵ性能とは無関係に、ＰＯＳＴ処理の中でＣＰＵ速度制御回路１５２を用いてＣＰＵ１１の性能を最高性能に設定する。 - 特許庁

To obtain a semiconductor integrated circuit in which a timing margin test of an incorporated memory can be performed using a simple program without using a complex circuit for generating a clock for timing margin in a semiconductor integrated circuit.例文帳に追加

半導体集積回路内にタイミングマージン用クロックを生成するための複雑な回路を用いることなく、簡単なプログラムを用いて搭載されているメモリのタイミングマージンテストを行うことができる半導体集積回路を得ること。 - 特許庁

A test mode (level 'H') is specified by a mode signal MOD, analog switches (SW) 18, 19 are turned off, a SW20 is turned on, semiconductor circuits of memory cell array 14 and the like are separated, and an input node 11 and an output node 17 are connected.例文帳に追加

モード信号ＭＯＤで試験モード（レベル“Ｈ”）を指定し、アナログスイッチ（ＳＷ）１８，１９をオフ、ＳＷ２０をオンにして、メモリセルアレイ１４等の半導体回路を切り離し、入力ノード１１と出力ノード１７の間を接続する。 - 特許庁

Further since inhibiting acetylcholine degrading enzyme activity, increasing an acetylcholine concentration in hippocampus with deepest reference to learning and memory and raising a percentage of correct answers of a radial maze test using a scopolamine-induced learning disorder rat used widely as a dementia animal model, 2,5-piperazinedione, 3,6-bis(phenylmethyl)-, (3R, 6S)-(9Cl) has learning and memory improving action.例文帳に追加

さらに、2,5-ピペラジンジオン,3,6-ビス(フェニルメチル)-,(3R,6S)-(9Cl)がアセチルコリン分解酵素活性を阻害し、学習記憶に最も関連の深い海馬におけるアセチルコリン濃度を増やし、認知症動物モデルとして汎用されているスコポラミン誘発学習障害ラット用いた放射状迷路試験の正答率を上昇させることから、学習記憶改善作用を併せ持つ。 - 特許庁

In these semiconductor memory device, occurrence of deterioration of the property during a test of the plurality of RAM-macro RAM1 to RAM7 can be prevented when execution periods of the plurality of memory tests are set, so that power consumption consumed during tests of the plurality of RAM-macro RAM1 to RAM7 become the allowable maximum power Wmax or less.例文帳に追加

このような半導体メモリ装置は、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７のテスト時に消費される消費電力が許容最大電力Ｗｍａｘ以下になるようにその複数メモリテスト実施期間が設定されているときに、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７のテスト時の特性劣化が発生することを防止することができる。 - 特許庁

The TDM data comparison test circuit compares current data read from a current system memory according to an address supplied from an address counter with spare data read from a spare system memory, and selects the compared data comparison results based on a selector read from a comparison register according to an address supplied similarly.例文帳に追加

本発明のＴＤＭデータ比較試験回路は、アドレスカウンタから供給されるアドレスに応じて現用系メモリから読み出された現用データと予備系メモリから読み出された予備データとを比較し、同様に供給されるアドレスに応じて比較レジスタから読み出された選別子に基づいて当該比較したデータ比較結果を選別する。 - 特許庁

The crystal oscillator predicts long-term aging through an acceleration test with temperature taken into account, stores into a memory compensation data corresponding to operation times and temperatures, measures an operation time and an ambient temperature, reads from the memory the compensation data corresponding to the operation time and the temperature, and compensates for output frequency aging and the temperature.例文帳に追加

水晶発振器は、温度を考慮した加速試験により長期経時変化を予測し、動作時間および温度に対応した補償データをメモリに記憶し、動作時間および周囲温度を計測し、前記メモリより動作時間および温度に対応した補償データを読み出して、出力周波数の経時変化および温度を補償する。 - 特許庁

Among them, M and N are natural numbers, and the second storage cells and the first transistors control whether the open circuit is formed between the corresponding bit line and sense amplifier, or not, and a write-in of a test result of the nonvolatile memory array is carried out by the second transistor and the enable line.例文帳に追加

その中で、ＭとＮは自然数であって、第２記憶セルと、第１トランジスタは、対応するビット線とセンス増幅器の間が開路であるか否かを制御し、第２トランジスタとエネイブル線とは、不揮発性メモリアレイのテスト結果を書き込む。 - 特許庁

To provide a semiconductor memory in which an increment in pattern area is suppressed to the minimum and a BIST circuit which can obtain redundancy relieving information is realized, a fault rate of the BIST circuit itself can be reduced by using simple algorithm and its test method.例文帳に追加

パターン面積の増加を最低限に抑えてリダンダンシ救済情報を取得可能なBIST回路を実現し、簡易なアルゴリズムを使用してBIST回路自体の故障率を下げることが可能な半導体記憶装置およびそのテスト方法を提供する。 - 特許庁

To shorten a test time when blocks to be erased selected over a plurality of banks are serially selected by a block unit and data are erased in a flash memory in which write/erasure operations and read operation are simultaneously performed.例文帳に追加

書き込み／消去動作と読み出し動作を同時実行可能なフラッシュメモリにおいて、複数のバンクにわたって選択された消去対象選択ブロックをブロック単位でシリアルに選択してデータ消去を行う際、テスト時間の短縮化を図る。 - 特許庁

The switching circuit 9 gives read data D1 to Di of the memory circuit 8 to a data output circuit 10 in normal operation, and gives count signals C1 to Cj of an up/down counter 4 being included in a DLL circuit 2 to the data output circuit 10 on test.例文帳に追加

切換回路９は、通常動作時はメモリ回路８の読出データＤ１〜Ｄｉをデータ出力回路１０に与え、テスト時はＤＬＬ回路２に含まれるアップ／ダウンカウンタ４のカウント信号Ｃ１〜Ｃｊをデータ出力回路１０に与える。 - 特許庁

The period of an invalid state of this modified test signal can be adjusted, and the setup time/holding time of the signal for the memory can be measured by monitoring variation timing of this non-synchronous control signal PTX by an external tester.例文帳に追加

この修飾テスト信号の無効状態の期間を調整することができ、応じてこの非同期制御信号ＰＴＸの変化タイミングを外部のテスタでモニタすることにより、メモリに対する信号のセットアップ時間／ホールド時間を測定することができる。 - 特許庁

In this method, the traceability information of components to be acquired in a production process, component individual information, assembly information, the adjustment and measurement information of electric components, and test information in the production process are stored in the memory of a product so as to be used.例文帳に追加

本発明は、生産工程で取得する部品のトレーサビリティ情報、部品個別情報、組立情報、電気部品の調整及び、測定情報、生産工程での試験情報を製品のメモリ内に保存し利用する手段を提供する。 - 特許庁

To provide a magnetic random access memory (MRAM) in which the set value of writing current in a writing test mode is switched to a value smaller than and a value larger than those in normal use to realize evaluation of an erroneous margin or a writing margin resulting in the high reliability of the MRAM.例文帳に追加

ＭＲＡＭにおいて、書き込みテストモードにおいて書き込み電流の設定値を、通常使用時よりも小さい値と大きい値を切り替えて誤書き込みマージンや書き込みマージンを評価することを可能とし、高信頼性を実現する。 - 特許庁

In a first test operation mode, a row control circuit 121 and a column control circuit 131 in synchronization with an external clock after fetching the column address output a WORD control signal and a YSW control signal and perform memory cell selection operation.例文帳に追加

第１のテスト動作モードにおいては、ロウコントロール回路１２１及びカラムコントロール回路１３１は、カラムアドレスを取り込んだ後の外部クロックに同期して、ＷＯＲＤ制御信号、ＹＳＷ制御信号を出力し、メモリセル選択動作を行う。 - 特許庁

A bit configuration of a test mat is reduced by enabling an access to a memory mat with the largest bit width unit in a valid bit width modifiable according to a designation from the outside by setting a data size alignment circuit in a direct peripheral circuit.例文帳に追加

データサイズアライメント回路を直接周辺回路に設け、外部からの指定に応じて変更可能な有効ビット幅における最大のビット幅単位でメモリマットをアクセス可能とすることで、検査マットのビット構成の低減化を達成する。 - 特許庁

To provide a method for increasing the total amount of injection of electric charges for a floating gate by preventing excessive large electric field from being applied to a tunnel oxide film and a capacitance insulation film in a test of an electric charges holding characteristic of a nonvolatile semiconductor memory.例文帳に追加

不揮発性半導体記憶装置の電荷保持特性の検査において、トンネル酸化膜や容量絶縁膜に過剰に大きい電界が印加されないようにして、浮遊ゲートへの電荷注入総量を多くする方法を提供する。 - 特許庁

To provide a connector for a memory card capable of simplifying a manufacturing process by forming an insertion hole of a probe used for a connector continuity test larger than a pressing scar of a fixing pin, and of increasing the degree of freedom of the size of the connector.例文帳に追加

コネクタ導通試験に用いられるプローブの挿入口を、固定用ピンの押圧痕より大きく形成することにより、製造工程が簡略化され、しかもコネクタの大きさの自由度も増したメモリーカード用コネクタを提供することを目的とする。 - 特許庁

When the machine type data of the given game machine is input, the processing part 322 of the game machine testing device 2 reads out the data possibly inputted corresponding to the machine type data from the memory 321 to present the types of the test data outputted from the game machine involved.例文帳に追加

遊技機試験装置２の処理部３２２は、所定の遊技機の機種データが入力されると、当該機種データに対応する入力可能データをメモリ部３２１から読み出して、当該遊技機から出力される試験データの種類を提示する。 - 特許庁

Outputs from the wire groups under test are compared by means of an output response analyzer, and resulting failure state data for each wire group is received by a controller 12 communicating with a memory 14 for storing the failure state data.例文帳に追加

試験中のワイヤ群の出力が出力応答分析器によって比較され、その結果生じた各ワイヤ群ごとの故障状態データが、故障状態データを記憶するためのメモリ１４と通信するコントローラ１２によって受信される。 - 特許庁

To provide a WLBI test method which allows bit lines to be individually controlled, "H/L" reverse-phase stress patterns to be applied between adjacent bit lines within the same sense amplifier line, and unspecified kinds of stress patterns to be applied to memory cells.例文帳に追加

ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間に“Ｈ／Ｌ”逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できるＷＬＢＩテスト方法を提供する。 - 特許庁

Concerning this semiconductor memory device, when a high level signal is outputted from a test signal generating circuit 7, MOS transistors M1 and M2 are turned on, a bit line setting voltage VB1 is impressed to a bit line BL and a bar bit line bar setting voltage VB2 is impressed to a bit line bar /BL respectively.例文帳に追加

テスト信号発生回路７からハイレベルの信号が出力されると、ＭＯＳトランジスタＭ１、Ｍ２はオンし、ビット線（ＢＬ）にビット線設定電圧（ＶＢ１）が、ビット線バー（／ＢＬ）にバービット線バー設定電圧（ＶＢ２）が、それぞれ印加される。 - 特許庁

A test circuit is connected with both the input and the memory, detects which one of two or more cables will be connected to the input, and then inspects the battery as one function of the plurality of calibration values associated with one detected cable among those two or more cables.例文帳に追加

検査回路は、入力およびメモリに連結されており、複数のケーブルのどの１つが入力に連結されるかを検出し、複数のケーブルの検出された１つに対応する複数の較正値の１つの関数としてバッテリを検査する。 - 特許庁

The test circuit is coupled to the bit lines, the determines selectively the voltage levels appearing on the bit lines based on a measured current level and supplies externally an electrical signal representative of the sensed voltage levels to the ferroelectric memory device.例文帳に追加

該テスト回路はビット線へ結合されており、測定した電流レベルに基づいてビット線上に表われる電圧レベルを選択的に決定し且つ検知した電圧レベルを表わす電気信号を外部的に強誘電体メモリ装置へ供給する。 - 特許庁

In the SRAM block, an error in a memory cell having a small operating margin which is caused by a variation in threshold voltage is generated intentionally by an acceleration test, so as to previously perform a predictive diagnosis of an error that occurs during a normal operation.例文帳に追加

ＳＲＡＭブロックにおいて、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断することを図る。 - 特許庁

A calibration mode is set by a CAL.SET switch 302b, and in the case of setting this mode, the luminance ratio of a film plane to the image pickup surface is calculated by test-exposing an object whose luminance is a standard one, and the ratio is previously stored in a memory.例文帳に追加

ＣＡＬ．ＳＥＴスイッチ３０２ｂによりキャリブレーションモードが設定可能で、このモードでは標準的な明るさを有する被写体をテスト露光することによりフィルム面と撮像面との輝度比が算出され、予めメモリに記憶される。 - 特許庁

The selection signal generating circuit activates one signal out of selection signals corresponding to each of word line voltage in accordance with an external selection code signal for specifying word line voltage used for an external instruction signal indicating a test operation mode and word line voltage used for the memory device during the test operation mode for discriminating whether the word line voltage has a required level or not.例文帳に追加

選択信号発生回路は、ワードライン電圧が要求するレベルを有するか否かを判別するためのテスト動作モードの間に、テスト動作モードを示す外部命令信号及び前記メモリ装置に使用されるワードライン電圧を指定するための外部選択コード信号に応じてワードライン電圧の各々に対応する選択信号のうちの１つを活性化する。 - 特許庁

The PROM (Programmable Read Only Memory) stores an identification code identifiable of a stored program and a test transmission program whereby the remote control transmitter transmits an infrared ray control signal modulated by the identification code, and when it is required to identify the stored program, the test transmission program is started and the remote control transmitter transmits the infrared ray control signal modulated by the identification code.例文帳に追加

ＰＲＯＭに、格納されたプログラムを識別可能な識別コードと、識別コードで変調した赤外制御信号をリモートコントロール送信機から送信するテスト送信プログラムを格納し、格納されたプログラムを識別する必要が生じた場合には、テスト送信プログラムを起動し、リモートコントロール送信機から識別コードで変調した赤外制御信号を送信する。 - 特許庁

To provide a quality judging board for a burn-in test system and a quality judgment result memory method capable of writing the real-time quality judgment results of a plurality of judging boards in memories for the judging boards with triggers optionally specified for individual judging boards.例文帳に追加

複数の判定ボードのリアルタイムな良否判定結果を、判定ボードそれぞれ任意に指定したトリガで各判定ボードに対するメモリに書き込むことができるバーンインテストシステムの良否判定ボードおよびその良否判定結果記憶方法を提供することである。 - 特許庁

In focus control contents decision processing, a test laser beam is emitted to an area (for example, innermost circumferential area) with large reflectance in the optical disk, and focus control contents are decided on the basis of focus control contents executed at that time and stored in a memory.例文帳に追加

フォーカス制御内容決定処理では、光ディスクにおける反射率の大きい領域（例えば最内周領域等）に対してテストレーザ光照射を行い、その時に実行したフォーカス制御内容に基づいてフォーカス制御内容を決定しメモリに記憶する。 - 特許庁

In focus control contents decision processing, an area (for example, innermost circumferential area) having large reflectance in the optical disk is irradiated with a test laser beam, and focus control contents are decided on the basis of focus control contents executed at that time and stored in a memory.例文帳に追加

フォーカス制御内容決定処理では、光ディスクにおける反射率の大きい領域（例えば最内周領域等）に対してテストレーザ光照射を行い、その時に実行したフォーカス制御内容に基づいてフォーカス制御内容を決定しメモリに記憶する。 - 特許庁

For i=1 to 7, a mask ROM cell row selecting circuit 5i turns on the transfer gate of the mask ROM cell in the memory block 1i corresponding to a block select signal BSi, when a test mode signal *TM and the block select signal BSI are both active.例文帳に追加

ｉ＝１〜７の各々について、マスクＲＯＭセル行選択回路５ｉは、試験モード信号＊ＴＭ及びブロック選択信号ＢＳｉが共に活性である時に、このブロック選択信号に対応したメモリブロック１ｉ内のマスクＲＯＭセルの転送ゲートをオンにする。 - 特許庁

A coincidence comparing circuit 5 provided on each judging board 10 compares the address and data for a device 20 under test with predetermined values and generates and outputs a trigger allowing the writing on a memory 4 to a read/write control circuit 6 if they coincide.例文帳に追加

各判定ボード１０毎に設けられた一致比較回路５は、被試験デバイス２０に対するアドレスおよびデータを、あらかじめ設定される値と比較し、一致する場合には、リード／ライト制御回路６に対し、メモリ４に書き込みを可能とするトリガを生成・出力する。 - 特許庁

When the test data is judged to be normal by a comparator circuit 33, a signal 35 is outputted to output the data (effective data 36) in the memory 32 to the circuit 13 and to determine the coefficient of a filter for waveform equalization by an automatic equalization algorithm.例文帳に追加

比較回路３３によりテストデータが正常であると判断した場合は、信号３５を出力してメモリ３２内のデータ（有効データ３６）を波形等化回路１３へ出力し、自動等化アルゴリズムにより波形等化用のフィルタの係数を決定する。 - 特許庁

The device select signal output circuit includes a mask setting memory in which mask setting data are stored and masks the device select signal so that a device to be tested specified by the mask setting data is not selected as a device to be tested about the function test.例文帳に追加

前記デバイスセレクト信号出力回路は、マスク設定データを格納しているマスク設定メモリを有し、前記マスク設定データで特定された被試験デバイスが、前記機能試験が行われる被試験デバイスとして選択されないように、前記デバイスセレクト信号をマスクする。 - 特許庁

When a refresh-test for a redundant memory cell is performed, a redundant CBR refresh-counter 15 is activated for each input of a control signal RACBR, counts the number of input of redundant CBR commands, and outputs them to a X address buffer 2A as redundant counter signals RCNT0- RCNT5.例文帳に追加

冗長CBRリフレッシュカウンタ15は、冗長メモリセルに対するリフレッシュテストを行う場合、制御信号RACBRが入力される毎に活性化され、冗長CBRコマンドの入力される数を計数し、計数値を冗長カウンタ信号RCNT0〜RCNT5として、Xアドレスバッファ2Aへ出力する。 - 特許庁

In this test method for a semiconductor memory, read-data RDT read out from a ROM synchronizing with a clock CLK of the prescribed period is sampled once during double the prescribed period, sampled data is outputted to the outside as sampling data SDT.例文帳に追加

開示される半導体記憶装置のテスト方法は、所定周期のクロックＣＬＫに同期してＲＯＭから読み出されたリードデータＲＤＴを所定周期の２倍の時間の間に１回サンプリングし、サンプリングしたデータをサンプリングデータＳＤＴとして外部に出力する。 - 特許庁

To actualize a semiconductor memory evaluator for reducing the time for defect examination and defect analysis on semiconductor memories, by classifying test fail information on the semiconductor memories by segment to execute defect analysis and defect classification, and to actualize a defect analysis method which uses the same.例文帳に追加

半導体メモリのテストフェイル情報をセグメントごとに分類し、不良解析及び不良分類を実行して半導体メモリの不良調査及び不良解析時間を低減する半導体メモリ評価装置及びそれを用いた不良解析方法を実現する。 - 特許庁