「memory test」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

To conduct a cache tag test by designating nodes without acquiring wasteful memory resources, regarding a cache tag test method using an operating system in a system having a plurality of nodes including CPUs with cache tags and memory and having crossbars for interconnecting the plurality of nodes.例文帳に追加

本発明はキャッシュタグを持つＣＰＵとメモリとを含むノードが複数個と，前記複数のノードを相互に接続するクロスバーを備えたシステムにおけるオペレーティングシステムによるキャッシュタグ試験方式に関し，無駄なメモリ資源の獲得をすることなく且つノードを指定してキャッシュタグ試験を実施することを目的とする。 - 特許庁

To provide semiconductor memory elements which can reduce the test time by making a DRAM core test by a parallel input/output interface method and support various input/output information transmission rates in the multi-port memory elements communicating information with external devices by a serial input/output interface method when operating normally.例文帳に追加

正常動作時に直列入／出力インタフェース方式で外部装置と情報通信を行うマルチポートメモリ素子において、並列入／出力インタフェース方式でＤＲＡＭコアテストを実行することによってテスト時間を減少させ、且つ、様々な入／出力情報伝送処理率を支援する半導体メモリ素子を提供すること。 - 特許庁

When the test is carried out whether a block address and an actual block are in a one-to-one relation, the actual access to a memory cell MC becomes unnecessary in this test process by not holding the information indicating whether the access to the memory cell MC is present or not but holding the information in the latch circuit LT 110 as the access flag.例文帳に追加

ブロックアドレスと実際のブロックとが一対一に対応しているかどうかをテストする際には、メモリセルＭＣにアクセスがあったかどうかの情報を保持するのではなく、このラッチ回路ＬＴ１１０にアクセスフラグとして保持することにより、このテスト工程でメモリセルＭＣに実際にアクセスする必要がなくなる。 - 特許庁

Address information needed to analyze the memory test pattern operation is read out of a memory test pattern source 2 to calculates address operation and a pattern operation analytic log 5 for the pattern operation analysis is generated; and address operation in command performance is extracted from the pattern operation analytic log 5 to generate a pattern operation grasping log 7.例文帳に追加

メモリテストパターンソース２よりメモリテストパターン動作の解析に必要なアドレス情報を読み取り、アドレス動作を計算により求め、パターン動作解析のためのパターン動作解析ログ５を生成し、パターン動作解析ログ５より、コマンド実行時のアドレス動作を抽出し、パターン動作把握ログ７を生成する。 - 特許庁

A semiconductor memory test device is newly added with a CPU 2, which is dedicated to conduct a defect analysis, a second defect analysis memory 8, which has a same constitution of a first defect analysis memory 7, and switching multiplexers 5 and 6 which mutually switch the two CPUs 1 and 2 and the two defect analysis memories 7 and 8.例文帳に追加

半導体メモリ試験装置に、不良解析専用のＣＰＵ２、第１不良解析メモリ７と同じ構成をもつ第２不良解析メモリ８、２個のＣＰＵ１、２および２個の不良解析メモリ７、８を相互に切換える切換用マルチプレクサ５、６を新たに追加する。 - 特許庁

To enable batch stress applying for all ferroelectric memory capacitors 3, 4 and to realize shortening of a test time in a ferroelectric memory device in which tests of applying positive electric field and negative electric field to ferroelectric memory capacitors 3, 4 alternately are performed.例文帳に追加

強誘電体記憶キャパシタ３，４に正の電界と負の電界とを交互に印加するテストが行われる強誘電体メモリ装置において、全ての強誘電体記憶キャパシタ３，４に対する一括ストレス印加を可能にし、テスト時間の短縮を実現できるようにする。 - 特許庁

This device is provided with plural memory cells arranged in a matrix state, and word lines selecting one row out of plural memory cells, and defective sense amplifier and a defective memory cell having no capability for a recovery time tDPL are detected by quickening non-selection timing of a word line at the time of a test.例文帳に追加

マトリックス状に配された複数のメモリセルと、複数のメモリセルから一行を選択するワード線とを備え、テスト時にワード線の非選択タイミングを早くすることによってリカバリータイムｔＤＰＬに対し実力のない欠陥センスアンプや欠陥メモリセルを検出する。 - 特許庁

After all the data outputted by the LSI 104 correspondently to the data 124 is taken in and held by the memory 6, a test control means 106 controls the memory 6 and an expected-value memory 4 so that the memories 4, 6 successively output their held data to a comparison circuit 112.例文帳に追加

そして試験制御手段１０６はテストパターンデータ１２４にそれぞれ対応してＬＳＩ１０４が出力するデータを結果メモリー６がすべて取り込んで保持した後、結果メモリー６および期待値メモリー４を制御して各メモリーが保持するデータを順次、比較回路１１２に出力させる。 - 特許庁

In the flash memory performing write-in and erasion of plural times for each memory cell in a screening test and the like, when erasion-verify is passed at the time of initial write-in/erasion (S105), the number of times of applying of a time required for erasion is stored in a storage region set in a flash memory (S107).例文帳に追加

スクリーニング試験等に複数回の書き込みと消去を各メモリセルに対して行うフラッシュメモリにあって、初回の書き込み・消去の際、消去ベリファイがパスしたとき（Ｓ１０５）、消去に要した印加回数又は時間をフラッシュメモリ内に設定した記憶領域に記憶する（Ｓ１０７）。 - 特許庁

The method and apparatus for filtering failures due to must-repair rows and columns from a memory test fail summary image includes current available redundant row failure counts respectively associated with rows of a memory device and current available redundant column failure counts associated with columns of the memory device.例文帳に追加

メモリ試験の欠陥サマリイメージから要修復行又は要修復列によって欠陥をフィルタリングする方法及び装置は、メモリデバイスの行にそれぞれ関連する現在利用可能な冗長行欠陥カウントと、メモリデバイスの列に関連する現在利用可能な冗長列欠陥カウントと、を含む。 - 特許庁

This device is a semiconductor memory which has a test mode decoder 12 decoding plural input signals setting an operation mode for a test dedicated and generating a signal specifying an operation mode for a specific test dedicated and which can set operation modes for various tests, further the device has a pad 13 for testing a probe making the test mode decoder effective at the time of applying voltage.例文帳に追加

テスト専用の動作モードを設定する複数の入力信号をデコードし、特定のテスト専用の動作モードを指定する信号を発生するテストモードデコーダ１２を有して、各種テスト専用の動作モードを設定できるようにした半導体記憶装置であって、電圧が印加された時にテストモードデコーダ１２を有効にするプローブテスト用パッド１３を有している。 - 特許庁

This semiconductor testing device is provided with a memory 34 storing failure rate specified value information 38 specifying an upper limit of a failure rate of a test for every kind of test in advance and a CPU 32 which measures a failure rate of a semiconductor integrated circuit for every kind of test, compares the measured failure rate with the failure rate specified value information, and judges whether the test is interrupted or not.例文帳に追加

予め試験の種類毎にその試験の不良率の上限を規定した不良率規定値情報３８を記憶するメモリ３４を備え、更に、試験の種類毎に半導体集積回路の不良率を測定し、測定された不良率と上記不良率規定値情報とを比較し、試験を中断するか否かを判断するＣＰＵ３２とを備える。 - 特許庁

A path from a memory means 2091 of the boundary scan test circuit 1063 to a flip-flop 213 in the logic block 210 is verified by using a selection circuit 202 for inputting an output of the flip-flop 213 into the boundary scan test circuit 1063, to thereby enable to test a stack fault of an aiming path only by operation control of boundary scan, and to simplify a test pattern.例文帳に追加

バウンダリスキャンテスト回路１０６３の記憶手段２０９１から論理ブロック２１０内のフリップフロップ２１３へのパスを、前記フリップフロップ２１３の出力をバウンダリスキャンテスト回路１０６３へ入力する選択回路２０２を用いて検証し、バウンダリスキャンの動作制御のみで目的としているパスの縮退故障をテストすることができ、テストパターンを簡略化できる。 - 特許庁

A register circuit 106 provided in the built-in self test circuit of the memory changes test contents by performing setting change of an address generating circuit 101, an input data generating circuit 102, a control signal generating circuit 103, and an expected value data generating circuit 104 based on test setting data td received from the outside.例文帳に追加

メモリの組み込み自己テスト回路に備えたレジスタ回路１０６が、外部から受信したテスト設定データｔｄに基づいて、アドレス生成回路１０１、入力データ生成回路１０２、制御信号生成回路１０３及び期待値データ生成回路１０４の設定変更を行うことによりテスト内容を変更する。 - 特許庁

The testing device include: input terminals CN1-CN12 which enable the input of one or more types of test data obtained as a result of a test covering a game machine; and a memory 321 on which inputtable data are stored which represents the types of the test data to be outputted from the game machine involved corresponding to machine type data for identifying the game machine.例文帳に追加

遊技機による試験の結果であり１以上の種類がある試験データを入力可能な入力端子ＣＮ１〜ＣＮ１２を有するとともに、遊技機を識別するための機種データに対応して、当該遊技機から出力される試験データの種類を表す入力可能データが記録されたメモリ３２１を備える。 - 特許庁

After a test device 20 writes data for test in the first register 11 of the non-volatile memory 10, transfers the data for test to the second register 12 through each bit line, reads out data of the second register 12, compares this read out data with data written in the first register 11, and discriminates existence of discontinuity of each bit line.例文帳に追加

検査装置２０は、不揮発性メモリ１０の第１レジスタ１１に検査用データを書き込んだのち、その検査用データを各ビット線２を介して第２レジスタ１２に転送させ、第２レジスタ１２のデータ読み出し、この読み出したデータを第１レジスタ１１に書き込んだデータと比較し、各ビット線２の断線の有無を判定する。 - 特許庁

In a test time, a TEST flag signal is 'H', a switch SWA is turned off, a switch SWB is turned on, an external power source for test of which voltage is varied is connected to the memory core 107 through an external power source connection terminal 101, an output of a second boosting circuit 105 is supplied to the voltage drop power source 108.例文帳に追加

試験時においては、ＴＥＳＴフラグ信号が「Ｈ」となり、スイッチＳＷＡはオフ、スイッチＳＷＢはオンとなり、メモリコア１０７には、外部電源接続端子１０１を介して、電圧が変動するテスト用の外部電源が接続され、降圧電源１０８には、第２の昇圧回路１０５の出力が供給される。 - 特許庁

The image forming apparatus comprises a control circuit 210 for acquiring test patterns 401 and 501 through the Internet 100, a memory 209 for storing the test patterns thus acquired, an image print section 207 for printing the test patterns 401 and 501 thus stored, and a control circuit 210 for executing calibration of an image reading section 206.例文帳に追加

画像形成装置は、インターネット１００を介してテストパターン４０１，５０１を取得する制御回路２１０と、取得された記憶するメモリ２０９と、記憶されたテストパターン４０１，５０１を印字する画像印字部２０７と、画像読取り部２０６のキャリブレーションを実行する制御回路２１０とを備える。 - 特許庁

A test auxiliary device (BOST device) is disposed near a test circuit board for giving and receiving a signal to and from the semiconductor integrated circuit to be tested, and the testing D/A converter circuit and testing A/D converter circuit of the test auxiliary device, a measurement data memory and an analyzing part are respectively mounted on separate circuit boards.例文帳に追加

被試験半導体集積回路と信号のやり取りを行うテスト回路基板の近傍にテスト補助装置（ＢＯＳＴ装置）を設け、このテスト補助装置の試験用Ｄ／Ａ変換回路と試験用Ａ／Ｄ変換回路と、測定データメモリと、解析部とをそれぞれ別の回路基板に搭載する。 - 特許庁

When a data communication test is performed, a host device 12 outputs test data, indicates that the data is outputted by setting a Strobe signal at a low level and the handshake part 24 replies by setting a Busy signal at a high level by receiving the test data and fetches the data in the FIFO memory.例文帳に追加

データ通信テストを行う場合、上位装置１２はテストデータを出力すると共にＳｔｒｏｂｅ信号をローレベルにしてデータが出力されていることを示し、これを受けてハンドシェイク制御部２４は、Ｂｕｓｙ信号をハイレベルにして応答すると共にデータをＦＩＦＯメモリ２６に取り込ませる。 - 特許庁

A coexistent semiconductor memory in which a memory circuit 1 and a logic circuit 2 are incorporated and having a common terminal 10 for inputting/outputting data and inputting an address in the memory circuit 1, is provided with a test control circuit 9 inputting address data inputted to an input pin 13 for the logic circuit 2 to an address storing register 6 of the memory circuit 1.例文帳に追加

メモリ回路１とロジック回路２を混載し、メモリ回路１にデータ入出力とアドレス入力のための共通端子１０を有する混載型半導体メモリにおいて、ロジック回路２への入力ピン１３に入力されたアドレスデータをメモリ回路１のアドレス格納レジスタ６に入力するテストコントロール回路９を備えた構成とした。 - 特許庁

This semiconductor integrated circuit is equipped with a plurality of memory circuits and the BIST circuit 140 for output test vectors, wherein one or more register circuits 150 for transferring the test vectors output from the BIST circuit 140 to adjacent macro-cells according to a common clock signal, are provided on signal lines supplying the test vectors to respective memory circuits from the BIST circuit 140.例文帳に追加

複数のメモリ回路とテストベクタを出力するＢＩＳＴ回路１４０とを備える半導体集積回路であって、ＢＩＳＴ回路１４０からそれぞれのメモリ回路へテストベクタを供給する信号線路上に、ＢＩＳＴ回路１４０から出力されるテストベクタを、共通のクロック信号に応じて隣接するマクロセルへ転送する１以上のレジスタ回路１５０を有することを特徴とする。 - 特許庁

The high precision LUT49B is used at a proofreading control section 82 for creating a newest LUT at an LUT creating section 88 based on reference data from a test pattern memory 84 and measurement data (from a read data memory 86), i.e. measurement of that print.例文帳に追加

高精度ＬＵＴ４９Ｂは、校正制御部８２において、テストパターンメモリ８４から基準データとそのプリントの計測結果である計測データ（読取データメモリ８６）からＬＵＴ生成部８８で最新のＬＵＴが生成される。 - 特許庁

To provide a cache memory test system for performing the combined execution of cache coherence maintenance operations and the memory sequential property verification of access results by making a plurality of processors asynchronously perform continuous access to one and the same address and, one and the same cache line.例文帳に追加

複数のプロセッサが同一アドレス、および同一キャッシュラインに対し、非同期に連続アクセスを行うことで、キャッシュコヒーレンシ維持動作、アクセス結果のメモリ順序性検証を複合的に実施するキャッシュメモリ試験システムを提供する。 - 特許庁

To provide a semiconductor testing device wherein a control means which is substantially equivalent to a control signal to be stored in a WCS memory which controls the generation of a test pattern provided at an ALPG is provided outside the WCS memory.例文帳に追加

ＡＬＰＧが備える試験パターンの発生を制御するＷＣＳメモリに格納すべき制御信号と、実質的に等価な制御手段を、当該ＷＣＳメモリ外に備えるＡＬＰＧとする半導体試験装置を提供する。 - 特許庁

The method further comprises supplying the determined drive current to the calibration memory cell, and using the calibration memory cell to determine(403) strength of a weak write to be utilized by a weak write test for detecting defective RAM cells.例文帳に追加

方法は更に、較正メモリセルに決定された駆動電流を供給し、較正メモリセルを使用して、欠陥ＲＡＭセルを検出するために弱い書き込みテストにより利用されるべき弱い書き込み強度を決定する(403)ことを含む。 - 特許庁

This semiconductor memory device is configured to access all the memory cells by utilizing only a part among address pins in a wafer level test mode, and a part of the address pins is used to receive the address signals from a tester.例文帳に追加

本発明による半導体メモリ装置は、ウェーハレベルテストモードでアドレスピンのうち一部のみを利用してすべてのメモリセルをアクセスするように構成され、一部アドレスピンはテスト装置からのアドレス信号が入力されるのに使用される。 - 特許庁

The nonvolatile semiconductor memory device includes: a sense amplifier; bit lines connected to a sense amplifier; a memory cell transistor and a dummy cell transistor connected in parallel to the bit lines; and a current generating circuit for supplying a test current to a current node.例文帳に追加

不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。 - 特許庁

A scan memory board 3 is controlled by the logic LSI tester 2 to synchronizes a scan-in signal 17 from the scan memory board 3 and an input test signal 20 from the logic LSI tester 2 and inputs them the an LSI to be measured 5.例文帳に追加

そして、ロジックＬＳＩテスタ２でスキャンメモリボード３を制御して、スキャンメモリボード３からスキャンイン信号１７を、また、ロジックＬＳＩテスタ２から入力テスト信号２０を、同期をとって被測定ＬＳＩ５に入力させる。 - 特許庁

To provide an input termination control device in which analysis for initial defects, functions, and reliability of a semiconductor memory at a test can be easily performed by controlling ON/OFF of an input termination of a semiconductor memory, and its method.例文帳に追加

半導体メモリの入力ターミネーションをオン・オフ制御して、テストの際に半導体メモリの初期不良、機能分析、信頼性分析を容易にすることができる入力ターミネーション制御装置及びその方法を提供すること。 - 特許庁

To provide a semiconductor device which enables a test before the shipping of a memory chip by removing a pump circuit which supplies a voltage for operation from memory chips, and individually separating them as a pump chip to be mixedly packaged into an MCP (Multi Chip Package) chip.例文帳に追加

動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてＭＣＰチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。 - 特許庁

The memory chip of a semiconductor device, especially a DRAM, etc., has a region 15 where a protection film 8 (a first insulation layer) is removed for tests (electrical characteristics test such as a function test), the fine control of characteristics (such as salvation of a fuse), and corrections, etc.例文帳に追加

メモリチップ、特にＤＲＡＭなどの半導体装置であって、検査（機能テスト等の電気的特性検査）や特性微調整（ヒューズ救済等）・修正等の目的のために保護膜８（第１の絶縁層）を除去した領域１５を有する。 - 特許庁

To provide a semiconductor test device in which a data inversion signal is generated appropriately based on an address signal supplied to a DUT and which can perform a test even for a DUT in which the number of arrays are different between a row side and a column side of a memory cell.例文帳に追加

メモリセルのロウ側と、カラム側との配列数が異なるＤＵＴに対しても、ＤＵＴへ供給するアドレス信号に基づいて適正にデータ反転信号を発生して試験実施可能な半導体試験装置を提供する。 - 特許庁

The memory test device 10 writes a test signal to a plurality of memories to be tested D1 to D32; while it reads signals written in the plurality of memories to be tested D1 to D32 and tests the plurality of memories to be tested D1 to D32 in parallel.例文帳に追加

メモリ試験装置１０は、複数の被試験メモリＤ１〜Ｄ３２に試験信号を書き込むとともに複数の被試験メモリＤ１〜Ｄ３２に書き込まれた信号を読み出して、複数の被試験メモリＤ１〜Ｄ３２の試験を並列して行う。 - 特許庁

To provide a probe test device and its method which can easily analyze a main cause of fail bit by obtaining information of fail bit for each step in which a different test pattern is given to a semiconductor device such as a semiconductor memory and the like.例文帳に追加

半導体メモリ等の半導体装置に対して異なるテストパターンを与えるステップ毎にフェイルビットの情報を取得し、フェイルビットになった要因を容易に解析できるようにしたプローブテスト装置およびその方法を提供することにある。 - 特許庁

This semiconductor memory is provided with a high voltage detecting circuit 4 detecting high voltage for an address input pin X0, a latch circuit 5, and a test mode control circuit 6 controlling a test mode based on latch data held by the latch circuit 5.例文帳に追加

本発明の半導体記憶装置は、アドレス入力ピンＸ０に対して、高電圧を検出する高電圧検出回路４、ラッチ回路５、ラッチ回路５で保持するラッチデータに基づきテストモードを制御するテストモード制御回路６が設けられている。 - 特許庁

To provide a means capable of preventing disappearance of stored data of a memory cell during a discrimination period of output data even when a burn-in test is performed using a test device of low speed, for a DRAM operated by a packet system at high speed.例文帳に追加

パケット方式により高速で動作するＤＲＡＭに対して、低速のテスト装置を用いてバーンインテストを行う場合でも、出力データの判定期間中にメモリセルの記憶データが消失するのを防止することができる手段を提供する。 - 特許庁

Also, the self-test circuit instructs operation start to the discharge circuit in response to the instruction of operation start to the cutoff circuit in a test for holding data of the memory block, and instructs operation stop to the discharge circuit in response to the instruction of operation stop to the cutoff circuit.例文帳に追加

更に、自己試験回路は、メモリブロックのデータ保持に関する試験の際に、遮断回路への動作開始の指示に合わせて放電回路に動作開始を指示し、遮断回路への動作停止の指示に合わせて放電回路に動作停止を指示する。 - 特許庁

In a first IC 510 in an LED writing control circuit 502 of a writing section 500, a test pattern is formed, image data from an image memory section 301 and the test pattern formed in the first IC 510 are composed, and the composite pattern is lighted on an LED head 503.例文帳に追加

書込部５００のＬＥＤ書込制御回路５０２内の第１ＩＣ５１０にて、テストパターンを形成し、画像メモリ部３０１からの画像データと第１ＩＣ５１０で生成したテストパターンとを合成しＬＥＤヘッド５０３にて点灯させる。 - 特許庁

To provide a semiconductor test device provided with a defect analyzing device in which fail information inputted at high speed by performing a test can be stored in a low speed memory corresponding to an address space of a DUT without applying interleave constitution.例文帳に追加

インタリーブ構成を適用すること無く、ＤＵＴのアドレス空間に対応する低速なメモリへ、試験実施によって高速に入力されるフェイル情報を格納可能とする不良解析装置を備える半導体試験装置を提供する。 - 特許庁

To enable increasing the number of simultaneous measuring remarkably and to reduce a cost required for a test by reducing the number of input terminals and output terminals to be controlled by a test device (IC tester) largely in a semiconductor memory.例文帳に追加

本発明は、半導体記憶装置において、試験装置（ＩＣテスタ）が制御すべき入力端子、出力端子数を大幅に削減することにより同時測定数を著しく増加することができ、テストにかかるコストを低減することを目的とする。 - 特許庁

Charges of an 'H' level are prevented from being supplied to the bit lines 2 and 3 at the retention test time, and a memory cell connected defectively is prevented from temporarily holding data of the 'H' level.例文帳に追加

それによって、リテンションテスト時に、ビット線２，３に「Ｈ」レベルの電荷が供給されないようにし、接続不良のメモリセルが一時的に「Ｈ」レベルのデータを保持するのを防ぐ。 - 特許庁

To provide a semiconductor memory device permitting to write a data pattern consisting of bit-string data including at least one or more zero logic, and to provide an electrical test method therefor.例文帳に追加

少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込むことができる半導体メモリ素子およびその電気的検査方法を提供する。 - 特許庁

To realize an efficient data compression test by a smaller number of wirings in a data compression testing technique of a memory chip.例文帳に追加

本発明は、メモリチップのデータ圧縮テスト技術に関し、より少ない配線数で、効率の良いデータ圧縮テストを実現できるようにすることを最も主要な特徴とする。 - 特許庁

To provide a semiconductor memory in which a bit line reference potential VBL can be stably controlled independently of the drive capability of a tester driver at the time of a device evaluation test.例文帳に追加

デバイス評価テスト時にテスタドライバの駆動能力に関係なくビット線参照電位ＶＢＬを安定して制御可能な半導体記憶装置を提供する。 - 特許庁