「memory test」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

To provide a means of inspecting function of logic circuit with a high detection capability at low cost by reducing the necessary amount of a pattern memory without reducing the number of step of a test pattern.例文帳に追加

テストパターンのステップ数を減少させずにパターンメモリの必要量を減らし、低コストで検出力の高い論理回路の機能検査手段を提供すること。 - 特許庁

One end of a power source line for each memory cell arranged in the direction of row of a memory cell group arranged in a matrix state is connected to two first and second power source supply ends each independent of the other through two switching means on-off-controlled by inverse logic based on a test mode switching signal for switching a test mode or a normal mode.例文帳に追加

マトリックス状に配置されたメモリセル群の行方向に配列された各々のメモリセル用電源線の一端は、テストモードと通常モードを切り替えるためのテストモード切替信号に基づき互いに反転論理でオン／オフ制御される２つのスイッチング手段を介してそれぞれ独立した２つの第１と第２の電源供給端に接続する。 - 特許庁

When receiving the command from an operation device O3 that is a test object, the simulator decides whether simulation data corresponding to the command are stored in the nonvolatile memory 13 or not, and sends the reply being made to correspond to the command and written in the nonvolatile memory 13 to the operation device O1 that is the test object when the simulation data are stored.例文帳に追加

また、試験対象のオペレーション装置Ｏ３からコマンドを受信すると、このコマンドに対応したシミュレーションデータが不揮発性メモリ１３に記憶されているか否かを判定し、記憶されている場合には、当該コマンドに対応付けて不揮発性メモリ１３に書き込まれた応答を試験対象のオペレーション装置Ｏ１へ返信する。 - 特許庁

In a data processor 5 made into ASIC having a CPU 11, a RAM 12, user logic circuits 13a and 13b, a memory test circuit 14 and a ROM 15, a bus 29 connecting these components is provided with a bus separator 28 and a portion 29b connecting the RAM 12 and the memory test circuit 14 is separated from another portion 29a.例文帳に追加

ＣＰＵ１１と、ＲＡＭ１２と、ユーザロジック回路１３ａおよび１３ｂと、メモリテスト回路１４と、ＲＯＭ１５とを有するＡＳＩＣ化されたデータ処理装置５において、これらを接続するバス２９にバスセパレータ２８を設けてＲＡＭ１２とメモリテスト回路１４とを接続する部分２９ｂを他の部分２９ａから切り離す。 - 特許庁

In the composite device for incorporating flash memory and CPU core chips 20 and 30 into one package, a CPU core 40 controls an I/O control circuit 34 to a signal connection state when the evaluation test is made, thus facilitating the evaluation test for the address and data of the flash memory and CPU core chips 20 and 30 that are laminated in the package.例文帳に追加

フラッシュメモリチップ２０およびＣＰＵコアチップ３０を１つのパッケージに内蔵する複合デバイスにおいて、評価テスト時には、ＣＰＵコア４０が入出力制御回路３４を信号接続状態に制御するので、パッケージ内に積層されたフラッシュメモリチップ２０およびＣＰＵコアチップ３０のアドレスやデータの評価テストが容易である。 - 特許庁

In the test circuit of the device 400 equipped with the nonvolatile memory 402, an external reset control section 410 generates an internal reset signal 414 by masking the external reset signal 222 for a predetermined period, and a CPU 401 controls an execution of a self-testing and a write of this test result to the nonvolatile memory 402 based on the internal reset signal 414.例文帳に追加

不揮発性メモリ４０２を備えたデバイス４００のテスト回路であって、外部リセット制御部４１０は外部リセット信号２２２を所定の期間マスクして内部リセット信号４１４を生成し、ＣＰＵ４０１は内部リセット信号４１４に基づいて、自己試験の実行とその結果の不揮発性メモリ４０２への書き込みとを制御する。 - 特許庁

A BIST circuit comprises: an address and control signal generator generating an address and a control signal responding to the control of a BIST controller; a test data generator generating test data; and a fail detector determining whether data outputted from the same address of the memory are the same mutually or not and detecting the propriety of the fail of a memory.例文帳に追加

ＢＩＳＴ回路はＢＩＳＴコントローラの制御に応答してアドレスおよび制御信号を発生するアドレスおよび制御信号発生器と、テストデータを発生するテストデータ発生器と、メモリの同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断してメモリのフェイルの可否を検出するフェイル検出器とを含む。 - 特許庁

During the shifting operation of a scan path in time from setting of a write value to the setting completion of a read value in a scan flip-flop for setting a value in a test target memory, a value for a refreshing operation is included in a value passed through a flip-flop for setting a value in a test target memory.例文帳に追加

テスト対象メモリに対し値を設定するスキャンフリップフロップに対し、書き込み値を設定し、その後の一連のシフト動作を介して、読み出し値の設定が完了するまでの間の、スキャンパスのシフト動作中に、テスト対象メモリに対し値を設定するフリップフロップを通過してゆく値に対して、リフレッシュ動作を行わせる値を含ませる。 - 特許庁

The test engine is resident in a memory on the wireless device and is operable to collect multimedia test data and, in some aspects, wireless device performance data on the basis of the test configuration and forward the collected data to another device operable to analyze the collected data and generate a multimedia API test report viewable by an authorized user.例文帳に追加

このテスト・エンジンは、無線デバイス上のメモリ中に常駐し、そしてテスト設定に基づいてマルチメディア・テスト・データを収集し、そしてある複数の態様では、無線デバイス性能データを収集するように動作し、そして収集されたデータを解析し認定されたユーザによって見ることができるマルチメディアＡＰＩテスト報告を生成するように動作する別のデバイスに収集されたデータを転送する。 - 特許庁

In the semiconductor memory device and its repair analyzing method, address data generated by the present test is stored in other one temporary buffer by storing selectively address data by a test using two temporary buffer 4 while one temporary buffer transmits address data generated by the previous test to a data buffer 5 and performs repair analysis, and a test and repair analysis can be performed simultaneously.例文帳に追加

半導体メモリ装置及びそのリペア解析方法では、テストにより発生したアドレスデータを二つの臨時バッファ４を用いて選択的に貯蔵することにより、一つの臨時バッファが以前のテストにより発生したアドレスデータをデータバッファ５に伝送しリペア解析（repair analysis）を行う間、他の一つの臨時バッファには現在のテストにより発生したアドレスデータを貯蔵し、テストとリペア解析を同時に行うことができる。 - 特許庁

This tray 20 for test has an insert 30 in which a holding trench is formed into which both side end portions of a memory module are movable inserted in such a manner that a board terminals 12 of the memory module 10 are exposed, and a tray main body 20a which holds the insert 30 in such a manner that the board terminals 12 of the memory module 10 are exposed.例文帳に追加

メモリモジュール１０の基板端子１２が露出するように、メモリモジュールの両側端部が移動自在に挿入される保持溝３６が形成してあるインサート３０と、メモリモジュール１０の基板端子１２が露出するように、インサート３０を保持するトレイ本体２０ａとを有する試験用トレイ２０である。 - 特許庁

Expected values are stored in a data input latch 2 serving both as the data input latch of a memory used for usual operation and the data input latch of expected values of a test circuit, read data of the memory are stored in a data output latch 3 serving as both the output latch of the memory used for usual operation and the compared data latch.例文帳に追加

通常動作に使うメモリのデータ入力ラッチとテスト回路の期待値のデータ入力ラッチを兼用するデータ入力ラッチ２に期待値を記憶し、通常動作に使うメモリの出力ラッチとテスト回路の被比較データラッチを兼用するデータ出力ラッチ３にメモリのリードデータを記憶する。 - 特許庁

The manufacturing method of the semiconductor device includes steps (S31, S50) to determine a condition of the reliability test to be applied to semiconductor chips (2, 2a-2d) based on a substitution rate which shows percentage of normal memory cells substituted by redundant memory cells to all normal memory cells provided in the semiconductor chips (2, 2a-2d).例文帳に追加

半導体装置の製造方法は、半導体チップ（２、２ａ〜２ｄ）が有する全ての通常メモリセルに対する冗長メモリセルで置換された通常メモリセルの割合を示す置換率の高低に基づいて前記半導体チップに対して行うべき信頼性試験の条件を決定するステップ（Ｓ３１、Ｓ５０）を具備する。 - 特許庁

The program memory section 24 is equipped with a memory 51 memorizing the data D1 at least a part of the test condition with timing of the trigger signal Tr1, a memory 52 memorizing the data D1 with timing of the trigger signal Tr2, and a selector 53 selecting an one-side output from either the memories 51 or 52 based on the selection signal SL1.例文帳に追加

このプログラムメモリ部２４は、トリガ信号Ｔｒ１のタイミングで、試験条件の少なくとも一部であるデータＤ１を記憶するメモリ５１と、トリガ信号Ｔｒ２のタイミングでデータＤ１を記憶するメモリ５２と、選択信号ＳＬ１に基づいて、メモリ５１，５２の何れか一方の出力を選択するセレクタ５３とを備える。 - 特許庁

A potential applied to a plate line side electrode of a ferroelectric capacitor of the memory cell and a potential applied to a bit line are made the same by providing a plate line signal control circuit 28, thereby inputting the same signal to bit lines and plate lines of each memory cell when a semiconductor memory device is set to a stress test mode.例文帳に追加

半導体記憶装置がストレス試験モードに設定されるとき、各メモリセルのビット線とプレート線とに同じ信号を入力するプレート線信号制御回路２８を設けることにより、当該メモリセルの強誘電体キャパシタのプレート線側電極にかかる電位とビット線にかかる電位を同一にする。 - 特許庁

The switch groups SD0a-SD7a connect whole data lines DQ0-DQ63 to the outside of a memory module MMa at the time of a memory operation, and connect them to the input terminal of an exclusive NOR circuit EXa after common one bit data are written into each memory devices MD0-MD7 at the time of a test operation.例文帳に追加

スイッチ群ＳＤ０ａ〜ＳＤ７ａはデータ線ＤＱ０〜ＤＱ６３の全てを、メモリ動作時にはメモリモジュールＭＭａの外部に接続し、検査動作時には各メモリデバイスＭＤ０〜ＭＤ７に共通の１ビットデータが書き込まれた後にエクスクルーシブＮＯＲ回路ＥＸａの入力端に接続する。 - 特許庁

A test method comprises writing a first data signal which is an input data signal representing a first logical level in each of memory banks in series, and simultaneously writing a second data signal which is an input data signal representing a second logical level in each of the memory banks.例文帳に追加

テスト方法は、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込む。 - 特許庁

To provide a semiconductor memory device capable of carrying out a parallel test which compares outputs of a plurality of data output lines in a short period of time, in the semiconductor memory device in which the data output lines such as MIO lines are commonly used by a plurality of BANKs.例文帳に追加

複数のＢＡＮＫでＭＩＯ線等のデータ出力線を共通化した半導体記憶装置において複数のデータ出力線の出力を比較するパラレルテストを短時間で行うことができる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory device having circuit constitution in which stress is not applied to ferroelectric capacitors even if the other element of a memory cell is driven by controlling a signal applied to a word line, plate line, and a bit line at the time of test of stress.例文帳に追加

ストレス試験時に、ワード線、プレート線及びビット線にかかる信号を制御することにより、メモリセルの他の素子を駆動しても、強誘電体キャパシタにはストレスがかからないようにする回路構成を有する半導体記憶装置を提供する。 - 特許庁

Then, an inter-bit interference extraction test for the semiconductor memory loaded on the memory module can be performed based on the mat information.例文帳に追加

メモリモジュール製造時にメモリモジュールのＳＰＤに半導体メモリのマット情報を記録し、装置でのメモリ試験でＳＰＤに記録したマット情報を読み出し、このマット情報は、メモリモジュールに搭載された半導体メモリ用のビット間干渉摘出試験を実施する。 - 特許庁

Write-in data TD of a memory block is compared with read-out data RDB by a comparing circuit provided in a self-test circuit, discrimination of a normal/defective state of the memory cell array is performed by a discriminating circuit based on compared results SG0-SGN of the comparing circuit 13.例文帳に追加

自己テスト回路に設けた比較回路１３で、メモリブロックの書き込みデータＴＤと、読み出しデータＲＤＢとを比較し、比較回路１３の比較結果ＳＧ０〜ＳＧＮに基づいて当該メモリセルアレイの良否判定を判定回路で行う。 - 特許庁

Also, the yield can be improved by testing by using optimum stress applying voltage and discrimination voltage in accordance with internal generation voltage characteristics in a test method of a nonvolatile semiconductor memory in which the gate voltage of a memory cell is generated internally in read-out.例文帳に追加

また、読み出し時にメモリセルのゲート電圧が内部生成される不揮発半導体記憶装置の検査方法においては内部生成電圧特性に応じた最適なストレス印加電圧と判定電圧で検査することで歩留り向上が図れる。 - 特許庁

A test circuit 5 composed of through-gates and scan cells disposed near memory cells 3 sends output signals from a combinational logic 2 to a following combinational logic 4, without passing through the memory cells 3 or after collecting the signals.例文帳に追加

本発明は、スルーゲート及びスキャンセルにより構成されたテスト回路をメモリセルの近傍に配置し、組み合わせ回路２からの出力信号をメモリセル３を通過させずにスルー、或いは取りまとめて、後段の組み合わせ回路４に出力する。 - 特許庁

The semiconductor random access memory having a complex shape is provided with a ROM device storing an all latent row data pattern to be input to a memory cell array during test procedure, a variable step address generator, a comparing device, and a control device.例文帳に追加

複雑な形状を持つ半導体ランダムアクセス・メモリが、試験手順の間に記憶セル・アレイに入力すべき悉くの潜在的な行データ・パターンを記憶するＲＯＭ装置、可変ステップ・アドレス発生器、比較装置及び制御装置を備えている。 - 特許庁

The semiconductor integrated circuit tester capable of simultaneously measuring a plurality of semiconductor integrated circuits comprises a constitutional memory 26 for storing number of the semiconductor integrated circuits capable of being simultaneously measured, an arithmetic memory 24 for storing a test result, and a controller 20 for changing a size of a memory area of the memory 24 in response to the number of the integrated circuits.例文帳に追加

同時に複数の半導体集積回路を測定可能な半導体集積回路試験装置であって、同時測定可能な半導体集積回路数を記憶する構成記憶装置２６と、試験結果を記憶する演算記憶装置２４と、半導体集積回路数に応じて演算記憶装置２４の記憶領域の大きさを変化させる制御部２０とを備える。 - 特許庁

The manufacturing method comprises a first step for providing a memory formed of a transistor and a ferroelectric capacitor, a second step for executing a wafer level function test on the memory, a third step for annealing the memory at a temperature not lower than Curie temperature of a ferroelectric material, and a fourth step for packaging the ferroelectric memory.例文帳に追加

トランジスタと強誘電体キャパシタとからなるメモリ素子を提供する第１ステップと、前記メモリ素子にウェーハレベルテスト（ｗａｆｅｒ ｌｅｖｅｌ ｆｕｎｃｔｉｏｎ ｔｅｓｔ）を実施する第２ステップと、前記メモリ素子を強誘電体物質のキュリー温度（Ｃｕｒｉｅ ｔｅｍｐｅｒａｔｕｒｅ）以上でアニールする第３ステップと、パッケージング（ｐａｃｋａｇｉｎｇ）工程を実施する第４ステップとを含んでなる。 - 特許庁

A memory control part 9 calculates the next reading timing for the memory 8 on the basis of a rate value of output traffic detected by a traffic monitoring part 10, a load rate set value and the current memory 8 reading timing in response to a load rate and a load test start command issued from a terminal 1 for a maintenance person operation and reads the current traffic frame stored in the memory 8.例文帳に追加

保守者操作用端末１より発行された負荷レート及び負荷試験開始コマンドに応じて、メモリ制御部９は、トラフィック監視部１０で検出される出力トラフィックのレート値と負荷レート設定値と現在のメモリ８の読み出しタイミングとを基に、メモリ８の次の読み出しタイミングを算出し、メモリ８に蓄えられている現存トラフィックのフレームを読み出す。 - 特許庁

The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.例文帳に追加

半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁

This semiconductor storage 1000 is provided with a test mode setting circuit 6 which receives an external signal and can set plural test modes in serial, a voltage generating circuit 8, a column system control circuit 10, a row system control circuit 12, and a memory cell array 14.例文帳に追加

本発明に係る半導体記憶装置は、外部信号を受けて複数のテストモードをシリアルに設定することが可能なテストモード設定回路６、電圧発生回路８、コラム系制御回路１０、ロウ系制御回路１２、およびメモリセルアレイ１４を備える。 - 特許庁

To provide a test circuit of a semiconductor device in which fault can be recognized even when a switching circuit and a memory are broken down simultaneously, when output from plural memories incorporated in each semiconductor device is switched and tested using the same signal for test.例文帳に追加

同一のテスト用信号を用いて各半導体装置に内蔵されている複数のメモリからの出力を切り替えて検査する際に、切り替え回路とメモリが同時に故障した場合でも、故障の認識が可能な半導体装置のテスト回路を提供する。 - 特許庁

It is possible to unify address scanning directions of the respective memories with respect to the test address information in a particular direction according to the bit arrangement unique to each memory by supplying the test data information to a plurality of the memories with the different access data widths in parallel.例文帳に追加

アクセスデータ幅の異なる複数のメモリに対してテストデータ情報を並列に供給することができ、テストアドレス情報に対する夫々のメモリにおけるアドレススキャン方向を固有のビット配列にしたがって特定方向に統一することが可能になる。 - 特許庁

A write-driver circuit 1090 gives write-in data of which level is reversed every write-in cycle to a selected memory cell based on write-in data held in a latch circuit 1073a at the point of time at which write-in operation in a test operation mode is specified, in a test operation mode.例文帳に追加

ドライバ回路１０９０は、テスト動作モードにおいては、テスト動作モードにおける書込動作が指定された時点で、ラッチ回路１０７３ａに保持された書込データに基づいて、書込サイクルごとにレベルが反転する書込データを選択されたメモリセルに与える。 - 特許庁

The built-in self-test circuit is provided with a test control part 21 generating a memory selecting signal, an address generating part 23 generating a write-in address, a data generating part 22 generating an output expected value, and a control signal generating part 24 generating a control signal.例文帳に追加

組込自己テスト回路は、メモリ選択信号を生成するテスト制御部２１と、書込アドレスを生成するアドレス生成部２３と、出力期待値を生成するデータ生成部２２と、制御信号を生成する制御信号生成部２４と、を備えている。 - 特許庁

The peripheral equipment 1 is provided with a switch 15 for selectively setting either the device driver for the general operation or the device driver for the test and a function for writing the attribute information data of either the device driver for the general operation or the device driver for the test in the attribute memory 13a according to the switch setting.例文帳に追加

周辺機器１は、一般運用又はテスト用のいずれか一方を選択設定するスイッチ１５と、スイッチ設定に応じて一般運用又はテスト用のいずれか一方の属性情報データをアトリビュートメモリ１３ａに書き込む機能を有している。 - 特許庁

To provide a semiconductor memory device in which malfunction never be caused and operation can be performed with low power consumption by performing a test again and detecting optimum operation conditions for a cell being easy to be defect out of cells passing a test, and a method for testing the same.例文帳に追加

テストをパスしたセルのうち最も不良になり易いセルに対し、再びテストを行って最適の動作条件を検出することによって、誤動作せず、低消費電力で動作可能な半導体メモリ装置及びそのテスト方法を提供すること。 - 特許庁

Test data 53 from a test data generating circuit 4 are written to an address 52 of a memory 3 that an address control circuit 2 sets, the data 53 are read out by a data write/read control circuit 6, and a comparing decision circuit 8 decides the written data and read data.例文帳に追加

アドレス制御回路２が設定したメモリ３のアドレス５２にテストデータ発生回路４からのテストデータ５３が書込まれ、そのデータ５３をデータ書込み／読出し制御回路６が読出し、書込みデータと読出しデータとを比較判定回路８が判定する。 - 特許庁

To prevent the read or alteration of important data stored in a semiconductor nonvolatile memory in an IC card, by preventing the unauthorized working of a test mode control signal and making it impossible to control an internal circuit by a test external terminal group, after shipment to the market.例文帳に追加

ＩＣカードにおいて、テストモード制御信号の不正加工を防止し、市場出荷後は、テスト用外部端子群による内部回路の制御を一切不可能とし、半導体不揮発性メモリに格納された重要データの読み出しや改ざんを不可能とする。 - 特許庁

The device for testing the semiconductor integrated circuit includes a pattern data generating means which generates test pattern data for testing a write operation in a memory of the semiconductor integrated circuit; and a write means which writes the test pattern data into a storage area of the semiconductor integrated circuit for storing the test pattern data.例文帳に追加

上記課題は、半導体集積回路のメモリへの書き込みを試験するための試験パタンデータを生成するパタンデータ生成手段と、前記試験パタンデータを前記半導体集積回路の該試験パタンデータを格納する記憶領域へ書き込む書き込み手段と、を有することを特徴とする半導体集積回路の試験装置により達成される。 - 特許庁

The burn-in testing device 300 is provided with a test pattern generation means 301 for generating a test pattern for performing a burn-in test, a semiconductor device 302 to be tested, a scan judgement means 303, and a time measurement means 305 controlled by the output signals of the scan judgement means 303 and the output signals of a memory judgement means 304.例文帳に追加

バーンイン試験装置３００は、バーンイン試験を行うためのテストパターンを発生するテストパターン発生手段３０１と、被試験半導体装置３０２と、スキャン判定手段３０３と、スキャン判定手段３０３の出力信号およびメモリ判定手段３０４の出力信号によって制御される時間計測手段３０５を備える。 - 特許庁

This system characteristically comprises: the random number generation means for generating the random number using at least one among the lot number of the test object, the number of wafer number, and the coordinate representing the position on the wafer; and the data collection means for selecting and collecting the test result data from the test result memory by the random number by the random data generation means.例文帳に追加

本システムは、被試験対象のロット番号、ウェハ番号、ウェハ上の位置を示す座標の少なくとも１つを用いて乱数を発生する乱数発生手段と、この乱数発生手段の乱数により、試験結果記憶部から試験結果データを選択して収集するデータ収集手段とを備えたことを特徴とするシステムである。 - 特許庁

In a test mode, a data transmission period can be set shorter than that at the time of normal data read-out operation and a test time of read-out data in a test mode can be shortened by controlling each of latch circuits of N pieces of an output circuit by a latency setting circuit to be operable, and outputting read-out data from a memory array.例文帳に追加

テストモードにおいて、出力回路のＮ個のラッチ回路の各々をレイテンシ設定回路で制御して動作状態とし、メモリアレイから読出データを出力することによりデータ伝達期間を通常のデータ読出動作時よりも短く設定することができ、テストモードにおける読出データのテスト時間を短縮することができる。 - 特許庁

The electronic apparatus 100 brings a configuration device 2 to write configuration data (logic circuit information) which are stored in a memory device 1, into the programmable device, and a programmable region of the programmable device is equipped with a first test circuit 5 for carrying out a test in order to determine the termination of the configuration, and circuit information of the first test circuit 5 is contained in the configuration data.例文帳に追加

電子機器１００は、記憶デバイス１に記憶されたコンフィギュレーションデータ（論理回路情報）をコンフィギュレーションデバイス２によりプログラマブルデバイスに書き込み、プログラマブルデバイスのプログラマブル領域に、コンフィギュレーションの終了を判断するためのテストを行う第１のテスト回路５を備え、コンフィギュレーションデータには、第１のテスト回路５の回路情報が含まれている。 - 特許庁

The radio communication terminal 1 loads a radio communication system for test/a communication protocol stack for test of which the operations are not yet completely guaranteed and both of an operation confirmed radio communication system/the communication protocol stack for test of which the operations are already completely guaranteed and stores a log indicating detailed information of the operations of itself in a nonvolatile memory 11 for log collection.例文帳に追加

無線通信端末１は、未だ動作が完全に保証されない試験用無線通信方式・試験用通信プロトコルスタック、および、既に動作が完全に保証される動作確認済無線通信方式・試験用通信プロトコルスタックの両方を搭載し、自身の動作の詳細情報を示すログをログ採取用不揮発性メモリ１１にストアする。 - 特許庁

The method for processing the computer graphics data to reduce the external memory access time in the perfragment unit includes a step for executing a depth test with respect to a present fragment of the computer graphics data using the perfragment unit, and a step for pre-fetching a color value of the present fragment from the external memory unit to a cache memory while the depth test of the present fragment is executed.例文帳に追加

パーフラグメントユニット（ＰｅｒＦｒａｇｍｅｎｔ ｕｎｉｔ）の外部メモリアクセス時間を短縮するためのコンピュータグラフィックスデータの処理方法であって、前記コンピュータグラフィックスデータの現在のフラグメントに対する深さ（ｄｅｐｔｈ）テストを前記パーフラグメントユニットを用いて実行する段階と、前記現在のフラグメントに対する前記深さテストが実行される間、前記現在のフラグメントのカラー値を外部メモリ装置からキャッシュメモリにプリフェッチする段階とを有する。 - 特許庁

A counter section 14 counts a period required for executing the pipeline process in the pattern generating section 11 after the automatic program function of a memory under test 20 starts a write operation.例文帳に追加

カウンタ部１４は、被試験メモリ２０の自動プログラム機能による書き込み動作が開始されてからパターン発生部１１でパイプライン処理に要する時間分だけ時間を計時する。 - 特許庁