「memory test」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

To provide a low-cost semiconductor test system which is application- specific where various types of test devices are made into modules which are coupled in a plurality of numbers while an algorithmic pattern generating(ALPG) module is mounted for generating an algorithmic pattern specific to the memory of a device which is to be tested.例文帳に追加

各種の異なるタイプの試験装置をモジュール化してそれらの複数個を組み合わせ、かつ被試験デバイスのメモリに固有のアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生（ＡＬＰＧ）モジュールを搭載し、低コストでアプリケーションスペシフィックに構成した半導体テストシステムを提供する。 - 特許庁

A test waveform and measuring points set at a graphic editor part 12 are transmitted to a compiler part 13 as a waveform information, thereafter the waveform information is converted to a waveform image and a test program, then loaded in the memory of each pin card, respectively by a pin card waveform image load part 16.例文帳に追加

グラフィックエディタ部１２によって設定されたテスト波形、および測定ポイントは、波形情報としてコンパイラ部１３に送られ、該コンパイラ部１３によって波形情報が波形イメージ、およびテストプログラムに変換され、ピンカード波形イメージロード部１６によって各ピンカードのメモリにそれぞれローディングされる。 - 特許庁

This device is provided with a test mode switching circuit 4 in which sense amplifier circuits 5a-5d in all operation blocks 2a-2d are activated independently of block selecting signals BS1-BS4 at the time of test mode where it is tested whether an operation current of a semiconductor memory 1 satisfies a standard requirement or not.例文帳に追加

半導体記憶装置１の動作電流が規格を満足しているか否かをテストするテストモード時に、外部から入力されるブロック選択信号ＢＳ１〜ＢＳ４に関係なく、すべての動作ブロック２ａ〜２ｄにおけるセンスアンプ回路５ａ〜５ｄを活性化させるテストモード切換回路４を備えた。 - 特許庁

The overwriting means 23 overwrites the test condition parameter in an area for storing the test condition parameter in correspondence to a register of a semiconductor testing device out of a memory in a computer, based on the input intermediate file 4, flow information and an output condition 2.例文帳に追加

上書き手段２３は、入力された中間ファイル４とフロー情報と出力条件２とに基づき、計算機内のメモリのうち半導体試験装置のレジスタに対応してテスト条件パラメータを記憶する領域において、テスト条件パラメータの上書きを行うものである。 - 特許庁

The semiconductor integrated circuit for performing an input/output test of data is provided with a sense amplifier detecting a level of input data and a sense amplifier controller for blocking a signal path between the sense amplifier and a memory cell when a test mode signal is activated.例文帳に追加

本発明は、データの入出力テストを行うするための半導体集積回路において、入力されたデータのレベルを検出するセンスアンプと、およびテストモード信号が活性化されたとき、前記センスアンプからメモリセルに達する信号経路を遮断するセンスアンプコントローラを備える。 - 特許庁

A test control circuit 4 has; a detector 12 which detects termination of a memory test which a BIST circuit 2A performs and outputs a reset signal; and a BIST circuit controller 13 which makes the BIST circuit 2A operate repeatedly based on the reset signal.例文帳に追加

本発明にかかるテスト制御回路４は、ＢＩＳＴ回路２Ａが実行するメモリテストの終了を検出し、リセット信号を出力する検出器１２と、リセット信号に基づきＢＩＳＴ回路２Ａを繰り返し動作させるＢＩＳＴ回路コントローラ１３とを有することを特徴とするものである。 - 特許庁

When recording is performed to an overwritable recording medium such as an optical disk, a test signal is supplied to an optical pickup during writing period of a temporary storage memory and recorded in the vicinity of a recording region and intensity of a laser beam of the optical pickup is optimized based on the evaluated result of the reproduced test signal.例文帳に追加

オーバライト可能な光ディスク等の記録媒体の記録の際に一時記憶メモリの書込期間に光ピックアップにテスト信号を供給して記録領域近傍に記録し、これを評価した結果に基づき光ピックアップのレーザビームの強度を最適化する。 - 特許庁

The CRC computation of ATIP data obtained from a pregroove data formed in an optical disk 1 is carried out by an ATIPCRC computation circuit 9 during the test recording in a recording power test region of the optical disk 1 and a CPU 13 stores an address (error detecting address) where an error occurs into a memory 15.例文帳に追加

光ディスク１の記録パワーテスト領域でのテスト記録中に、光ディスク１に形成されたプリグループから得られるＡＴＩＰデータのＣＲＣ演算をＡＴＩＰＣＲＣ演算回路９により行い、ＣＰＵ１３はエラーが発生したアドレス（エラー検出アドレス）をメモリ１５に記憶する。 - 特許庁

When the recording opeartion is executed, digital audio data are stored up in a memory 24 in order after compressing the data by a data compression circuit 22, and also a test signal is supplied to a recording head 31 to execute the recording and reproducing operations of the test signal with respect to a calibration area of a magneto-optical disk 11.例文帳に追加

記録の操作が行われたとき、デジタルオーディオデータをデータ圧縮回路２２によりデータ圧縮してからメモリ２４に順にため込んでいくとともに、記録ヘッド３１にテスト信号を供給して光磁気ディスク１１のキャリブレーションエリアに対してテスト信号の記録および再生を実行する。 - 特許庁

The pressure sensor individual difference information stored in the IC memory 26 is set as information of expressing the relationship between a variation ΔP1 of test pressure actually applied to the pressure sensor 20a in the examination and a variation ΔV1 in the detection signal caused in response to a change in its test pressure.例文帳に追加

そして、ＩＣメモリ２６に記憶させる圧力センサ個体差情報を、試験時に圧力センサ２０ａに実際に加えた試験圧力の変化量ΔＰ１と、その試験圧力の変化に伴い生じる検出信号の変化量ΔＶ１との関連を表した情報とする。 - 特許庁

To provide a redundancy relieving circuit and a method therefor, and semiconductor device in which the test time for testing a defective memory cell is shortened, the test device is made inexpensive by dispensing with fail memories having extensive capacity accumulating defective bits, and the device can easily cope with the increase and decrease of the number of IO.例文帳に追加

不良メモリセルをテストするテスト時間を短縮し、不良ビットを蓄積する膨大な容量を有するフェイルメモリを不要としてテスト装置を安価とし、ＩＯ数の増減に対しても容易に対応することができる冗長救済回路、方法および半導体装置を提供する。 - 特許庁

In the structure, an IC tag is provided with an IC chip provided with both a memory function for storing items required as a freshly mixed concrete test specimen material and the function of controlling transmission and reception of the items; an antenna function electrically connected to the chip; and a coil function, and the IC tag is embedded in the concrete test specimen.例文帳に追加

生コン供試材としての必要事項を記憶させるメモリー機能と該事項の送受信制御機能を備えたＩＣチップと該チップに電気的に接続されたアンテナ機能とコイル機能を備えたＩＣダグをコンクリート供試体に埋入した構造からなることを特徴とする。 - 特許庁

A semiconductor test device 100 determines pass/fail by applying a test signal from a data generator 12 to a DUT 40 and comparing the output signal and an expected value at a comparator 51, and improves testing efficiency by performing burst transfer of the fail data obtained at this time to a collection memory 18.例文帳に追加

半導体試験装置１００は、データジェネレータ１２からＤＵＴ４０に対して試験信号を印加し、その出力信号と期待値とをコンパレータ５１で比較してパス／フェイルを判定するが、このとき得られるフェイルデータを収集メモリ１８にバースト転送して試験効率を向上する。 - 特許庁

To enable performing simply and surely test mode entry without increasing circuit scale of a semiconductor memory and reducing integration regardless of synchronous type or asynchronous type of a semiconductor device, in a semiconductor device and its test method.例文帳に追加

本発明は半導体装置及びその試験方法に関し、半導体装置が同期型であるか非同期型であるかに関わらず、半導体装置内の回路を大規模化及び集積度の低下を招くことなく、簡単、且つ、確実にテストモードエントリを行うことを可能とすることを目的とする。 - 特許庁

Test operation of a semiconductor memory is performed based on an internal clock signal of a high frequency other than an external clock signal, one part of data of a test result obtained synchronizing with the internal clock signal is selected, and the selected data is given to a tester device synchronizing with the external clock signal.例文帳に追加

この発明は、外部クロック信号よりも高周波の内部クロック信号に基づいて半導体記憶装置のテスト動作を実施し、内部クロック信号に同期して得られたテスト結果のデータの一部を選択し、選択したデータを外部クロック信号に同期してテスタ装置に与えて構成される。 - 特許庁

A semiconductor integrated circuit 100 is provided with a test mode setting circuit 5 detecting a test mode, a row decoder 7 and a word driver 8 controlling activation of a word line of a memory cell array 6, and a RXTM generating circuit 15 generating a word line driving signal for driving a word line.例文帳に追加

本発明に係る半導体集積回路１００は、テストモードを検知するテストモード設定回路５、メモリセルアレイ６のワード線の活性を制御するロウデコーダ７およびワードドライバ８、ならびにワード線を駆動するためのワード線駆動信号を発生するＲＸＴＭ発生回路１５を備える。 - 特許庁

When defect detection is performed by measuring a standby current without limiting to an IDDQ test, and influence of the off-leak can be reduced even if a memory cell array having much off-leak coexists by turning off the switch for supplying and cutting off a power source by a test signal ITEST.例文帳に追加

ＩＤＤＱテストに限らず、スタンバイ電流を測定して不良検出する際に、テスト信号ＩＴＥＳＴにより上述の電源供給遮断用スイッチをオフにすれば、オフ・リークが多いメモリセル・アレイが混在していても、該オフ・リークの影響を低減することができる。 - 特許庁

By this constitution, an address signal is generated inside a semiconductor memory, a test pattern used for a test of a semiconductor memory can be realized with address control of input terminals of numbers being less than the number of address input terminals used in the normal operation by realizing this address control by the address increment function, the address decrement function, and the address holding function.例文帳に追加

この構成によれば、半導体記憶装置の内部でアドレス信号が発生され、このアドレスの制御が、アドレスインクリメント機能、アドレスデクリメント機能およびアドレス保持機能により実現されることにより、通常動作時に用いるアドレス入力端子数よりも少ない数の入力端子のアドレス制御で半導体記憶装置のテストで用いるテストパターンを実現できる。 - 特許庁

A digital virtual test system including a semiconductor simulation model and an LSI tester simulation model includes a determination means for comparing and determining whether an address signal for accessing a memory function model in the semiconductor simulation model accesses a predetermined address in an address range of the memory function model or not to detect a defect of a test pattern using the LSI tester or the LSI tester simulation model.例文帳に追加

半導体シミュレーションモデルとＬＳＩテスタシミュレーションモデルを含むデジタルヴァーチャルテストシステムにおいて、半導体シミュレーションモデルのメモリ機能モデルをアクセスするアドレス信号が、メモリ機能モデルのアドレス範囲のうち所定のアドレスをアクセスしたかどうかを比較判定する判定手段を設けてＬＳＩテスタまたはＬＳＩテスタシミュレーションモデルを使用したテストパターンの不備を検出する。 - 特許庁

To provide a semiconductor device configured by loading an ECC (Error Correcting Code) circuit and a BIST (Built In Self Test) circuit on a memory configured to surely correct an error by the ECC circuit in an activated state of the ECC circuit and the BIST circuit at a test, and conducting sufficient screening for the ECC circuit and the critical path of the memory.例文帳に追加

メモリにＥＣＣ回路とＢＩＳＴ回路とを搭載して構成された半導体装置において、テスト時に、ＥＣＣ回路とＢＩＳＴ回路とが活性化された状態で、ＥＣＣ回路によるエラー訂正が必ず行われるように構成され、ＥＣＣ回路やメモリのクリティカルパスなどの十分なスクリーニングを行うことができる、半導体装置を提供することを目的とする。 - 特許庁

This device includes: a memory cell array; a plurality of data input/output terminals; a plurality of signal paths for writing data supplied to the data input/output terminals to the memory cell array in parallel; a plurality of latch circuits for temporarily holding the data on the signal paths respectively; and a selector for selectively supplying the data to the latch circuits from a test data terminal during a test operation.例文帳に追加

メモリセルアレイと、複数のデータ入出力端子と、データ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持するラッチ回路と、テスト動作時においてテストデータ端子からラッチ回路へデータを選択的に供給するセレクタとを備える。 - 特許庁

The nonvolatile memory card has a NAND type EEPROM 11 having a cell array of electrically rewritable nonvolatile memory cells arranged repeatedly in row and column directions, test information 18 stored in a predetermined address of the NAND type EEPROM 11, and a controller 12 for testing the NAND type EEPROM 11 according to the test information 18.例文帳に追加

本発明の不揮発性メモリカードは、電気的に書き換え可能な不揮発性メモリセルが行および列方向に繰り返し配置されたセルアレイを有するＮＡＮＤ型ＥＥＰＲＯＭ１１と、ＮＡＮＤ型ＥＥＰＲＯＭ１１の所定のアドレスに格納されたテスト情報１８と、テスト情報１８に基づいて、ＮＡＮＤ型ＥＥＰＲＯＭ１１をテストするコントローラ１２を有する。 - 特許庁

The memory device is provided with a nonvolatile memory 11 storing process items, a parameter start address PA, and parameters in which an address corresponds to the parameter start address and the process items are prescribed, and a control circuit 12 constituted so that the test process conformed to the process items prescribed in the parameters is performed for the nonvolatile memory, in the same chip.例文帳に追加

記憶装置は、工程項目およびパラメータ開始アドレスＰＡと、アドレスが前記パラメータ開始アドレスに対応し前記工程項目を規定するパラメータとを格納する不揮発性メモリ１１と、前記パラメータに規定され前記工程項目に従ったテスト工程を前記不揮発性メモリに行うように構成された制御回路１２とを同一チップ内に具備する。 - 特許庁

Information for generating a pseudo memory defective pattern is automatically extracted based on information about memory circuit constitution of a test specification 2 and redundancy circuit constitution, a pseudo memory pattern information file 10 is prepared, while a relieving code expected value is automatically extracted, and a relieving code expected value file 11 is prepared (STP6).例文帳に追加

試験仕様書２のメモリ回路構成及び冗長回路構成に関する情報に基づいて、擬似メモリ不良パターンを発生させるための情報を自動抽出して擬似メモリ不良パターン情報ファイル１０を作成すると共に、救済コード期待値を自動抽出して救済コード期待値ファイル１１を作成する（ＳＴＰ６）。 - 特許庁

To provide a data processor and method for testing stability of a cell using a reliable, effective and practical (in connection with test time period) mechanism for detecting a defective memory cell that may malfunction in normal use due to unstableness of the cell caused by a hysteresis effect in a body region of transistors configuring the memory cell in a memory device.例文帳に追加

メモリ・デバイス内のメモリ・セルを構成するトランジスタのボディ領域の履歴効果が引き起こすセルの不安定性により通常の使用中に誤動作するかもしれない欠陥メモリ・セルの検出のための信頼できる効果的で現実的な（テスト時間に関して）メカニズムを用いて、セルの安定性をテストするデータ処理装置と方法を提供すること。 - 特許庁

The self-check of incorporation is started by a command of a CPU 12, and the test results of the memory 11 and a logic circuit group 13 are read from the memory checking compressor 17 and the logic circuit checking compressor 15 and compared respectively with expected values stored beforehand in the memory 11 to diagnose the result inside the one-chip microcomputer 10.例文帳に追加

そして、ＣＰＵ１２の指令により組み込み自己検査を起動し、メモリ１１および論理回路群１３のテスト結果をメモリ検査用圧縮器１７および論理回路検査用圧縮器１５から読み出して、１チップマイクロコンピュータ１０内部において、あらかじめメモリ１１に記憶されている期待値とそれぞれ比較し結果診断を行う。 - 特許庁

The identification device 1 includes: an input unit 2 of an input signal; a memory 8 for storing a model signal including an identification object; a test signal generator 6 for generating a test signal from the input signal and the model signal; a switcher 3 for switching over an identification mode and a test mode; and an identifying unit 4 for determining whether the identification object is to be identified from an identification object signal in both modes.例文帳に追加

識別装置１は、入力信号の入力部２と、識別対象を含むモデル信号を記憶する記憶部８と、入力信号とモデル信号からテスト信号を生成するテスト信号生成部６と、識別モードとテストモードを切り替える切替部３と、両モードにおいて識別対象信号から識別対象を識別できるか否かを判定する識別部４を有する。 - 特許庁

This test device has a memory stored with a plurality of calibration regulation amounts corresponding to a plurality of calibration numbers and is adapted to store a test sensor for collecting a sample, and the test sensor contains a reagent adapted to generate reaction indicating the concentration of the analyte in the sample and has a plurality of columns of calibration number corresponding thereto.例文帳に追加

試験装置は、複数の較正番号に対応する複数の較正調節量が記憶されているメモリを有しサンプルを収集するための試験センサを収容するように適合されており、試験センサは、サンプル中の分析対象物の濃度を示す反応を生じさせるように適合されている試薬を含み、対応する複数桁の較正番号を有する。 - 特許庁

The X address buffer 2A outputs counter signals being origin for generating internal X address signals XA0-XA11 corresponding to the case of a refresh-test of memory cells and redundant memory cells switching an address counter signal outputted by a CBR refresh-counter 4 and a redundant counter signal outputted by redundant CBR refresh-counter 14.例文帳に追加

Xアドレスバッファ2Aは、内部Xアドレス信号XA0〜XA11を生成する元となるカウンタ信号を、メモリセルと冗長メモリセルとのリフレッシュテストの場合に対応して、CBRリフレッシュカウンタ4の出力するアドレスカウンタ信号と、冗長CBRリフレッシュカウンタ14の出力する冗長カウンタ信号とを切り替えて出力する。 - 特許庁

The semiconductor testing apparatus for testing an LCD driver comprises a memory map for previously designating an address for storing the data at each output pin and step voltage of the LCD driver to store the data in the address corresponding to the memory map irrespective of the capturing order of the pins and the steps of the test data.例文帳に追加

ＬＣＤドライバを試験する半導体試験装置において、ＬＣＤドライバの出力ピンとステップ電圧毎にデータを格納するアドレスの番地をあらかじめ指定したメモリマップを設け、試験データのピンとステップの取り込み順に関係無く、該メモリマップの対応するアドレスの番地に格納する。 - 特許庁

When operation firmware 211 in use which is running in a core 1 is updated into new updated firmware 221, a core 2 where the operation firmware 211 is not running is selected, and the updated firmware 221 and a test program 222 are loaded in an occupation memory area (memory 220 for the core 2) of the core 2.例文帳に追加

コア１で稼動している現用の運用ファームウェア２１１を新たな更新ファームウェア２２１に更新する際に、運用ファームウェア２１１を稼動中でないコア２を選択し、このコア２の占有メモリ領域（コア２用メモリ２２０）に更新ファームウェア２２１とテストプログラム２２２をロードする。 - 特許庁

When a CPU outputs a test mode signal to a flash memory 15 and reads out data, only an source of a memory cell transistor 16 belonging to a word column selected by a row decoder 17 is connected to ground by a switch array 21, the other sources are connected to a power source VDR.例文帳に追加

ＣＰＵが、フラッシュメモリ１５に対して検査モード信号を出力しデータの読出しを行う場合に、行デコーダ１７で選択されたワード列に属するメモリセルトランジスタ１６のソースだけをスイッチアレイ２１によってグランドに接続し、その他のソースを電源ＶDRに接続する。 - 特許庁

Further, the imaging device includes a memory 109 which stores the position of a defect pixel of the imaging element 102 or the position of a test signal as an expected value, and a determination unit 106 which determines a suitable delay amount using the image signal input by the input unit 105 and the expected value stored in the memory 106.例文帳に追加

また、撮像素子１０２の欠陥画素の位置または試験信号の位置を期待値として格納するメモリ１０９と、取り込み部１０５により取り込まれただ画像信号と、メモリ１０９に格納された期待値とを用いて適正な遅延量を判定する判定部１０６とを備える。 - 特許庁

A rate signal is outputted based on a cycle information stored in a rate memory, the rate signal is delayed to output edges based on timing information of an edge memory, and the IC tester for testing a device under test is improved, using the edges.例文帳に追加

本発明は、レートメモリに格納された周期情報に基づいて、レート信号を出力し、このレート信号を、エッジメモリのタイミング情報に基づいて、遅延し、エッジを出力させ、このエッジを用いて、被試験対象の試験を行うＩＣテスタに改良を加えたものである。 - 特許庁

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory.例文帳に追加

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。 - 特許庁

Equalizing the clock timing for reading data having been written in the memory in the failure detection mode with the clock timing for reading data having been bypassed to the flip-flop in the pseudo memory access mode can realize output of the same signal with the same timing, and thereby achieve commonality of test patterns.例文帳に追加

故障検出モードでメモリに書き込んだデータを読み出すクロックのタイミングと、擬似メモリアクセスモードでフリップフロップに迂回させたデータを読み出すクロックのタイミングを等しくすることにより、同じタイミングの同一の信号を出力することが可能になり、テストパターンを共通化することが可能になる。 - 特許庁

In a semiconductor memory device in which write-in and read- out of data are performed for a memory array in accordance with address information, the device is provided with an address converting circuit 23 generating new address information by performing some change for one part or all of the address information in accordance with a control signal for test.例文帳に追加

アドレス情報に応じてメモリアレイに対してデータの書き込み及び読み出しが行われる半導体集積回路において、テスト用制御信号に応じて、アドレス情報の一部又は全てに一定の変更を施して新たなアドレス情報を生成するアドレス変換回路２３を設ける。 - 特許庁

Each of block processing sections 8-1 to 8-4 correspond to each block when the fail memory 4 is divided into plural blocks in according with blocks of the semiconductor memory, the number of defective addresses in a block corresponding to self-processing section are counted, when the number exceeds a threshold value, a test stop signal is outputted.例文帳に追加

各ブロック処理部８−１〜８−４は、フェイルメモリ４を半導体メモリのブロックに応じて複数のブロックに分割した際の各ブロックに対応しており、自処理部と対応するブロック中の、不良アドレスの個数を計数し、その個数が閾値を超える場合には、試験停止信号を出力する。 - 特許庁

A switching circuit 7 is provided between a row decoder 6 and a memory cell array 1 and a decision can be made whether a fault detected through test is present in a row decoder or a memory cell array by switching a word line 3 selected by the row decoder 6.例文帳に追加

行デコーダーとメモリセルアレイとの間に切り替え回路を設け、行デコーダで選択されたワード線の切り替えを行うことにより、テストにおいて検出された行選択線不良の故障箇所の範囲が行デコーダなのか、又はメモリセルアレイの内部であるのかを特定することができる。 - 特許庁

A semiconductor memory is provided with at least one memory array comprising many word lines sharing a bit line sense amplifier section, and a test circuit 14 activating simultaneously at least two word lines out of many word lines sharing the bit line sense amplifier section.例文帳に追加

半導体メモリ装置は、ビットラインセンスアンプ部を共有する多数のワードラインを含む少なくとも１つのメモリアレーと、テストモードにおいて、前記ビットラインセンスアンプ部を共有する多数本のワードラインのうち少なくとも２本のワードラインを同時に活性化させるテスト回路１４を具備する。 - 特許庁

A pseudo memory defective pattern is automatically generated and a test is performed based on the pseudo memory defective pattern information, a model program, and a model pattern 12, while redundancy analysis is performed by a redundancy analyzing program 7, the redundancy analyzed result is stored in a relieving code output result file 13.例文帳に追加

擬似メモリ不良パターン情報と雛型プログラム及び雛型パターン１２に基づいて、擬似メモリ不良パターンを自動生成してテストを行なうとともに、冗長解析プログラム７により冗長解析を行ない、その冗長解析結果を救済コード出力結果ファイル１３に格納する。 - 特許庁

A virtual test device software management means 3 measures an I/O input/output processing time and an execution processing time of a instruction word in execution of simulation of a control program stored in a control program memory 6 by means of a simulation program stored in a simulator system memory 5.例文帳に追加

仮想試験装置用ソフトウェア管理手段３は、シミュレータシステムメモリ５に格納されたシミュレーションプログラムにより、制御プログラムメモリ６に格納された制御プログラムのシミュレーションを実行したときのＩ／Ｏの入出力処理時間や命令語の実行処理時間を計測する。 - 特許庁

After a single test process system 130 tests an object process to be tested 100 and its result is stored in a trace log file 125, the program to be tested 100 calls an initializing function 111 for testing and common memory information is read in from a common memory information file 120.例文帳に追加

被テスト対象プロセス１００のテストを単体テスト処理システム１３０によりテストし、その結果をトレースログファイル１２５に格納後、被テストプログラム１００よりテスト用初期化関数１１１がコールされ、共有メモリ情報を共有メモリ情報ファイル１２０より読み込む。 - 特許庁

In an operation mode after the completion of the test mode, the control circuit 15 is structured to execute operation based on the new steady-state values stored in the nonvolatile memory 18, and the cycle of the high-frequency pulse signal.例文帳に追加

試験モード終了後の運転モード下では、制御回路15は不揮発性メモリ18に記憶されている新たな定常値と高周波パルス信号の周期に基づいた動作をなすように構成する。 - 特許庁

To detect short-circuiting between even bits and between odd bits and prevent increase in the testing time without making the circuit scale larger when checking the memory by using a self-test circuit.例文帳に追加

自己テスト回路を用いてメモリのテストを行う際に、回路規模の増大を抑制しつつ、偶数ビット同士や奇数ビット同士のショート不良を検出するとともに、テスト時間の増大を抑制する。 - 特許庁