「semiconductor memory」に関連した英語例文の一覧と使い方(237ページ目) - Weblio英語例文検索

A command decoder 2 synchronizes with an external clock signal CLK when the test mode is set in the semiconductor memory, and sequentially generates an internal control signal that is similar to that when a plurality of commands are inputted in a normal mode at predetermined timing in response to a prescribed external control signal (command) inputted from a control input terminal (/RAS, /CAS, /WE, and /CS).例文帳に追加

コマンドデコーダ２は、半導体記憶装置にテストモードが設定されると、外部クロック信号ＣＬＫに同期して、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）から入力される所定の外部制御信号（コマンド）に応答して、通常モード動作時に複数のコマンドが入力されたときと同様な内部制御信号を、所定のタイミングで順次に生成する。 - 特許庁

The flash memory element includes trenches formed in a predetermined region on the semiconductor substrate with a constant interval, embedded floating gates 112 formed by being embedded in the trenches, a plurality of element isolation films formed between the embedded floating gates, and a dielectric film 114 and a control gate 116 formed in the upper portion of the embedded floating gates 112.例文帳に追加

本発明のフラッシュメモリ素子は、半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチと、上記トレンチを埋め込んで形成された埋め込みフローティングゲート１１２と、上記埋め込みフローティングゲート間に形成された複数の素子分離膜と、上記埋め込みフローティングゲート１１２の上部に形成された誘電体膜１１４及びコントロールゲート１１６含むものである。 - 特許庁

A load MISFET Qp_2 comprising the SRAM memory cell is formed by embedding a gate insulating film composed of a high dielectric constant material 19 and a gate electrode composed of a metal film 20 within a gate groove 18 after forming the gate groove 18 on a semiconductor wafer 1, and further, a capacity insulating film of a coupling capacitor C_1 is formed of the high dielectric constant material 19.例文帳に追加

半導体基板１上にゲート溝１８を形成した後、ゲート溝１８の内部に高誘電率材料１９からなるゲート絶縁膜および金属膜２０からなるゲート電極を埋め込んでＳＲＡＭメモリセルを構成する負荷用ＭＩＳＦＥＴＱｐ_2を形成し、さらに上記高誘電率材料１９によってカップリング容量Ｃ_1の容量絶縁膜を形成する。 - 特許庁

This manufacturing method contains a step in which the impurities are selectively introduced at a first concentration, into a region for nonvolatile memory cells 20R and a region for the electrostatic discharge damage countermeasure transistors 10R in the semiconductor substrate 1, and thereby the tunnel diffusion layer 24 is formed; and at the same time, a source region 11 and a drain region 12 of the electrostatic discharge damage action transistor are formed.例文帳に追加

この製造方法は、半導体基板１において不揮発性メモリセル用領域２０Ｒおよび静電破壊対策トランジスタ用領域１０Ｒに第１濃度で不純物を選択的に導入することによって、トンネル拡散層２４を形成し、同時に静電破壊対策トランジスタのソース領域１１およびドレイン領域１２を形成する工程を含む。 - 特許庁

In read or write operation, in a freeze releasing circuit 60 in a semiconductor memory device, when a row-act signal /ROWACT is not activated in the prescribed period decided by a trailing edge delay circuit DL10 after a chip enable-signal/CE is made an H level, a freeze reset signal /FREEZRST is outputted from a logic gate L14 after the elapse of the prescribed period.例文帳に追加

書込または読出動作時、半導体記憶装置内のフリーズ解除回路６０において、チップイネーブル信号／ＣＥがＨレベルとなったのち、後縁遅延回路ＤＬ１０にて決定される所定期間中にロウアクト信号／ＲＯＷＡＣＴが活性化されない場合、所定期間経過後に論理ゲートＬ１４からフリーズリセット信号／ＦＲＥＥＺＲＳＴが出力される。 - 特許庁

This semiconductor memory is constituted so that an internal command and an address are processed by an internal clock signal to generate an internal clock signal of a high frequency synchronizing with rising and falling time of an external clock signal and input/output of data is performed, and the device is provided with a clock generating circuit generating an internal clock signal synchronizing with the rising time and the falling time of an external clock signal.例文帳に追加

外部クロック信号のライジングとフォーリング時点に同期した高周波の内部クロック信号を生成させるために、内部クロック信号により内部コマンドとアドレスを処理し、データの入力と出力を行うように構成された半導体メモリ装置であり、外部クロック信号のライジング時点とフォーリング時点に同期した内部クロック信号を生成するクロック発生回路を備えている。 - 特許庁

The analog circuit may be formed by collecting all analog circuits to be formed in the semiconductor chip, for example, may be one of the particularily noise-susceptible analog circuits such as a power circuit, a calculating amplifier, a comparison amplifier, an RF receiving part, an RF transmitting part, an RF synthesizer, and a voltage build-up circuit or an amplifying circuit forming a part of a memory.例文帳に追加

アナログ回路は、半導体チップに形成されるべき全てのアナログ回路を集約化したものであっても良いし、例えば前記電源回路、演算増幅器、比較増幅器、ＲＦ受信部、ＲＦ送信部及びＲＦシンセサイザ部、それにメモリ部の一部を構成する電圧昇圧回路や増幅回路などのようにノイズの影響を特に受けやすいアナログ回路の１つであっても良い。 - 特許庁

The semiconductor memory device comprises: a plurality of dummy wordlines independently formed with normal wordlines; a plurality of dummy wordline drivers for driving the dummy wordlines; a plurality of control circuits for controlling the dummy wordline drivers; a plurality of comparing units for comparing a voltage level of the dummy wordline and the predetermined reference voltage level; and a plurality of units for outputting signals outputted from the comparing units to the outside.例文帳に追加

半導体メモリ装置において、ノーマルワードラインと別に形成されるダミーワードラインと、前記ダミーワードラインを駆動するダミーワードラインドライバと、前記ダミーワードラインドライバを制御する制御回路と、前記ダミーワードラインに印加される電圧レベルを所定の基準電圧と比較する比較手段と、前記比較手段から出力される信号を外部に出力するための手段とを含む。 - 特許庁

A semiconductor memory is equipped with plural lower part electrodes 9, plural capacitor films 10 made of insulating metal oxides formed continuously on the plural lower part electrodes 9 and upper part electrodes 11 respectively formed on the capacitor films 10 facing to the lower part electrodes 9, while one lower part electrode 9 is respectively connected to the source regions 2 of a transistor.例文帳に追加

半導体基板１上に形成された複数の下部電極９と、複数の下部電極９上にわたって連続して形成され、絶縁性金属酸化物からなる容量膜１０と、下部電極９に対向する容量膜１０上の部分にそれぞれ形成された上部電極１１とを有し、一つの下部電極９が、一つのトランジスタのソース領域２にそれぞれ接続されている。 - 特許庁

A control signal generating part generates a first control signal and a second control signal for partially turning on or off a delay synchronous loop in response to first to fifth mode selection signals for selecting an operation mode of the semiconductor memory device, and if the first or second control signal is activated, a part with the first or second control signal applied thereto in the delay synchronous loop is turned off.例文帳に追加

制御信号発生部は、半導体メモリ装置の動作モードを選択する第１ないし第５モード選択信号に応答して遅延同期ループを部分的にターンオンまたはターンオフする第１制御信号および第２制御信号を発生させ、第１または第２制御信号が活性化されれば、遅延同期ループのうち第１または第２制御信号が印加される部分はターンオフされる。 - 特許庁

In this semiconductor memory, a clock input buffer which outputs an internal clock signal INCLK is provided, and a NOT circuit 15 into which a external signal/CS is input is provided; and the output of the NOT circuit 15 and a refresh demand signal RFR are input, and an OR circuit 16 which outputs their logical sum as an internal clock enable signal INCE to the clock input buffer 10 is provided.例文帳に追加

半導体記憶装置において、内部クロック信号ＩＮＣＬＫを出力するクロック入力バッファを設け、外部信号／ＣＳが入力されるＮＯＴ回路１５を設け、このＮＯＴ回路１５の出力及びリフレッシュ要求信号ＲＦＲが入力され、その論理和を内部クロックイネーブル信号ＩＮＣＥとして、クロック入力バッファ１０に対して出力するＯＲ回路１６を設ける。 - 特許庁

The semiconductor storage device includes a latch circuit for latching an address signal supplied from the external, a core circuit including a memory capacitor for executing access operation corresponding to an address stored in the latch circuit and a latch timing control circuit for previously storing that the address signal is changed in the operation of the core circuit and allowing the latch circuit to latch the changed address signal after the end of the operation of the core circuit.例文帳に追加

半導体記憶装置は、外部から供給されるアドレス信号をラッチするラッチ回路と、ラッチ回路が格納するアドレスに対してアクセス動作が実行されるメモリセルキャパシタを含むコア回路と、コア回路が動作中にアドレス信号が変化したことを記憶しておきコア回路の動作終了後にラッチ回路に変化後のアドレス信号をラッチさせるラッチタイミング制御回路を含むことを特徴とする。 - 特許庁

To provide a simple circuit structure which corrects different voltages between respective line sections in a semiconductor integrated circuit, especially a circuit structure which corrects difference between the bit line voltage of a high level and the plate line voltage of a high level of a ferroelectric RAM memory and in which the different voltages (write voltage and read voltage in particular) are corrected with a standard operation and can mutually independently be decided in a test mode.例文帳に追加

半導体集積回路における各回線区間の異なる電圧を補正する簡単な回路構造、特に、強誘電体ＲＡＭメモリの高レベルのビット線電圧と高レベルのプレート線電圧との差異を補正する回路構造であって、異なる電圧（特に書込み電圧および読出し電圧）が標準動作で補正され、しかもテストモードで互いに独立して判定させることができるものを提供すること。 - 特許庁

There is provided a multi-bit nonvolatile memory device comprising a channel region formed on a semiconductor substrate, a source or a drain forming a shottky contact with the channel region, a central gate electrode formed on a part of the channel region, first and second side wall gate electrodes formed in the channel region outside the central gated electrode, and first and second storage nodes formed between the channel region and the side wall gate electrode.例文帳に追加

半導体基板に形成されたチャンネル領域、チャンネル領域とショットキーコンタクトをなしているソース及びドレイン、チャンネル領域の一部分上に形成された中央ゲート電極、中央ゲート電極の外側のチャンネル領域に形成された第１及び第２側壁ゲート電極、及びチャンネル領域と側壁ゲート電極との間に形成された第１及び第２ストレージノードを備えるマルチビット不揮発性メモリ素子。 - 特許庁

To provide a semiconductor nonvolatile memory device in which occurrence of defective holding characteristics caused by self-bias of the floating gate can be prevented, exclusive capacity for filling injected electric charges is not required, whole circuit constitution can be simplified, chip area is reduced, and lower cost can be realized, without causing excessive write in which electric charges are injected excessively in a floating gate is not caused.例文帳に追加

過剰にフローティングゲートに電荷が注入される過剰書き込みを発生させることなく、フローティングゲートの自己バイアスによる保持特性不良の発生をなくすことができるとともに、注入電荷充填用の専用容量を不要として全体の回路構成を簡略化することができ、チップ面積を削減して、より低コスト化を実現することができる半導体不揮発性メモリ装置を提供する。 - 特許庁

This portable hard disk device with an SIM function houses, within the same case, a nonvolatile semiconductor memory (EEPROM 303) storing information for conducting the SIM function including a subscriber authentication function of a mobile phone system, a hard disk device 312 for storing at least subscriber related information and a control means (CPU 305) and comprises a connection means that is attachable to and detachable from the mobile communication terminal.例文帳に追加

ＳＩＭ機能付き可搬型ハードディスク装置は、携帯電話システムの加入者認証機能を含むＳＩＭ機能を実現するための情報を格納した不揮発性半導体メモリ（ＥＥＰＲＯＭ３０３）と、少なくとも加入者関連情報を記憶するためのハードディスク装置３１２と、制御手段（ＣＰＵ３０５）とを同一筐体内に収納し、携帯通信端末に対して着脱可能な接続手段とを備える。 - 特許庁

The semiconductor memory device capable of performong a fast operation is provided with: a redundancy replacement discriminating circuit chain; a pseudo redundancy replacement discriminating circuit chain having almost the same delay time as the redundancy replacement discriminating circuit chain; and the redundancy replacement discriminating circuit operated with a minimum margin by outputting the redundancy discriminated result of the redundancy replacement discriminating circuit chain by an output of the pseudo redundancy replacement discriminating circuit chain.例文帳に追加

リダンダンシ置換判定回路チェーンと、リダンダンシ置換判定回路チェーンと略同一の遅延時間を有する擬似リダンダンシ置換判定回路チェーンとを設け、擬似リダンダンシ置換判定回路チェーンの出力によりリダンダンシ置換判定回路チェーンのリダンダンシ判定結果を出力することで最小のマージンで動作するリダンダンシ置換判定回路、及びこれを備え高速動作可能な半導体記憶装置が得られる。 - 特許庁

To provide a high-speed and area-saved semiconductor integrated circuit device by providing a procedure for reducing the size of a memory required for storage and a method for realizing the procedure.例文帳に追加

論理関数の真理値表の値を記憶するルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ，ＬＵＴ）を用いた論理回路のプロトタイピングやデバッグなどに広く用いられているフィールドプログラマブルゲートアレー（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＧａｔｅＡｒｒａｙ，ＦＰＧＡ）では、論理関数実現時の面積効率の悪さと低速性が問題となっているので、記憶に必要なメモリのサイズを削減する手法およびその実現法を提供することで、高速、省面積な半導体集積回路装置を提供する。 - 特許庁

The semiconductor device includes: a flash memory which holds a vendor code of a MAC address (Media Access Control address) and a MAC address conversion routine; and a CPU which reads the chip ID of a microcomputer and generates a serial number of the MAC address based on the chip ID according to the MAC address conversion routine, and generates the MAC address by combining a vendor code and the serial number.例文帳に追加

ＭＡＣアドレス（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ ａｄｄｒｅｓｓ）のベンダコード、及びＭＡＣアドレス変換ルーティンを保持するフラッシュメモリと、マイコンのチップＩＤを読み込み、ＭＡＣアドレス変換ルーティンに従い、チップＩＤに基づいてＭＡＣアドレスのシリアル番号を生成し、ベンダコードとシリアル番号とを組み合わせてＭＡＣアドレスを生成するＣＰＵとを具備する半導体装置により解決する。 - 特許庁

The electronic apparatus 1 includes: a first storage unit 53 which has a nonvolatile semiconductor memory 16 inhibiting overwriting on already written data during data writing processing and stores actual data and management data corresponding to the actual data; a second storage unit 54 where it is possible to overwrite data to a certain value during the data writing processing; and a control unit 52 which controls data access to the first storage unit 53.例文帳に追加

電子機器１は、データ書込み処理において既に書込まれたデータに対する上書きが禁止されている不揮発性半導体メモリ１６を有し、実データおよび当該実データに対応した管理データを記憶する第１記憶部５３と、データ書込み処理において任意の値へのデータ上書きが可能な第２記憶部５４と、第１記憶部５３に対するデータアクセスを制御する制御部５２とを有する。 - 特許庁

Provided are methods of preparing the selenium ink and of using the selenium ink to deposit selenium on a substrate for use in the manufacture of a variety of chalcogenide containing semiconductor materials, such as, thin film transistors (TFTs), light emitting diodes (LEDs); and photo responsive devices (e.g., electrophotography (e.g., laser printers and copiers), rectifiers, photographic exposure meters and photo voltaic cells) and chalcogenide containing phase change memory devices.例文帳に追加

このセレンインクを製造する方法、およびこのセレンインクを使用して、様々なカルコゲナイド含有半導体物質、例えば、薄膜トランジスタ（ＴＦＴ）、発光ダイオード（ＬＥＤ）；および、光応答デバイス（例えば、エレクトロフォトグラフィ（例えば、レーザープリンタおよびコピー機）、整流器、写真用露出計および太陽電池）、並びに、カルコゲナイド含有相変化メモリデバイスの製造に使用するための基体上にセレンを堆積する方法。 - 特許庁

Also provided are methods for producing the selenium ink and for using the selenium ink to deposit selenium on a substrate for use in the manufacture of a variety of chalcogenide-containing semiconductor materials, such as thin film transistors (TFTs), light emitting diodes (LEDs); and photoresponsive devices (e.g. electrophotography (e.g. laser printers and copiers), rectifiers, photographic exposure meters and solar cells) and chalcogenide-containing phase change memory materials.例文帳に追加

このセレンインクを製造する方法、およびこのセレンインクを使用して、様々なカルコゲナイド含有半導体物質、例えば、薄膜トランジスタ（ＴＦＴ）、発光ダイオード（ＬＥＤ）；および、光応答デバイス（例えば、エレクトロフォトグラフィ（例えば、レーザープリンタおよびコピー機）、整流器、写真用露出計および太陽電池）、並びに、カルコゲナイド含有相変化メモリ物質の製造に使用するための基体上にセレンを堆積する方法。 - 特許庁

In this image processor constructed so as to absorb the difference of data processing speeds between the image data inputting sides 1 and 2 and the image data outputting side 3 by a data storing means 10 for storing image data, the data storing means 10 has a storage area capable of storing image data corresponding to a plurality of images and the storage area is also composed only of a semiconductor memory.例文帳に追加

画像データを記憶保持するデータ記憶手段１０によって画像データ入力側１，２と画像データ出力側３とのデータ処理速度の差を吸収するように構成された画像処理装置において、前記データ記憶手段１０が画像複数枚分に相当する画像データを記憶可能な記憶領域を有するとともに、その記憶領域が半導体メモリのみから構成されるようにする。 - 特許庁

A clock signal generating circuit 100 of a semiconductor memory comprises a CLK buffer 110 receiving an external clock signal and generating an internal reference signal, an internal clock enable-signal generating circuit 130 receiving an external clock enable-signal and generating an internal clock enable-signal, and an internal clock signal generating circuit 150 generating an internal clock signal in accordance with the internal reference signal and the internal clock enable-signal.例文帳に追加

本発明の半導体記憶装置のクロック信号発生回路１００は、外部クロック信号を受けて内部基準信号を発生するＣＬＫバッファ１１０と、外部クロックイネーブル信号を受けて、内部クロックイネーブル信号を発生する内部クロックイネーブル信号発生回路１３０と、内部基準信号と内部クロックイネーブル信号とに応じて、内部クロック信号を発生する内部クロック信号発生回路１５０とを含む。 - 特許庁

The semiconductor memory device is provided with a sensing unit including first cross-coupled MOS transistors to sense and amplify difference between voltage applied to a first node and that to a second node, and a unit cell latching data by using second cross-coupled MOS transistor and providing a first signal and a second signal corresponding to the latched data to the first node and the second node.例文帳に追加

本発明の半導体メモリ装置は、第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を前記第１のノード及び第２のノードに提供する単位セルとを備える。 - 特許庁

In the semiconductor memory device and its repair analyzing method, address data generated by the present test is stored in other one temporary buffer by storing selectively address data by a test using two temporary buffer 4 while one temporary buffer transmits address data generated by the previous test to a data buffer 5 and performs repair analysis, and a test and repair analysis can be performed simultaneously.例文帳に追加

半導体メモリ装置及びそのリペア解析方法では、テストにより発生したアドレスデータを二つの臨時バッファ４を用いて選択的に貯蔵することにより、一つの臨時バッファが以前のテストにより発生したアドレスデータをデータバッファ５に伝送しリペア解析（repair analysis）を行う間、他の一つの臨時バッファには現在のテストにより発生したアドレスデータを貯蔵し、テストとリペア解析を同時に行うことができる。 - 特許庁

Concerning the semiconductor integrated circuit having a memory cell array 1, plural word lines 2, plural bit lines 8, a selector circuit 3 and plural sense amplifiers 4, this circuit is provided with plural sense amplifier enable signal lines 5 respectively individually connected to the plural sense amplifiers and a sense amplifier activate signal generating circuit 6 for independently outputting a sense-amplifier-enable signal at arbitrary timing.例文帳に追加

メモリセルアレイ１と、複数のワード線２と、複数のビット線８と、セレクタ回路３と、複数のセンスアンプ４とを有する半導体集積回路において、複数のセンスアンプのそれぞれに個別に接続される複数のセンスアンプイネーブル信号線５と、複数のセンスアンプイネーブル信号線５に接続されて、独立的に任意のタイミングでセンスアンプイネーブル信号を出力するセンスアンプ活性化信号発生回路６とを備える。 - 特許庁

A control computer for controlling computer-controlled industrial machinery is provided with at least a semiconductor memory means for storing a system program; a liquid crystal display means incorporated with a touch panel for both a data input means and a data display means; a communication means for communicating with the industrial machinery having an emergency stop switch; a personal computer; and a main board being connected to each means.例文帳に追加

コンピュータ制御の産業機械を制御するための制御用コンピュータにおいて、少なくともシステムプログラムを記憶するための半導体記憶手段と、データの入力手段及びデータの表示手段を兼ねるタッチパネル付き液晶表示手段と、非常停止スイッチを含んだ産業機械と通信するための通信手段と、パソコン機能を備え、前記各手段と接続されたメインボードとを備えた。 - 特許庁

To provide a semiconductor memory having a charge storage layer and a control gate, and its fabricating method, in which integration is enhanced by suppressing back bias effect and the ratio of capacity between a floating gate and a control gate is increased furthermore without increasing the occupation area while suppressing variation of cell characteristics caused by the fabrication process.例文帳に追加

電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置及びその製造方法を提供することを目的とする。 - 特許庁

The memory cell MC includes a first gate electrode WG formed on a channel region 4 in a semiconductor substrate 1 through a gate insulation film 5, a second gate electrode CG formed at a side of the first gate electrode WG and coupled with the first gage electrode WG through an insulation substance, and an electric charge trap film 6 formed at least between the channel region 4 and the second gate electrode CG.例文帳に追加

メモリセルＭＣは、半導体基板１中のチャネル領域４上にゲート絶縁膜５を介して形成された第１ゲート電極ＷＧと、第１ゲート電極ＷＧの側方に形成され絶縁体を介して第１ゲート電極ＷＧとカップリングする第２ゲート電極ＣＧと、チャネル領域４と第２ゲート電極ＣＧとの間に少なくとも形成された電荷トラップ膜６とを有する。 - 特許庁

The portable terminal 1 is mounted with a disk or semiconductor memory storing a program for executing essential functions of portable electronic equipment 2-5 by communication through a wireless line and a CPU, the CPU executing a predetermined processing based on the program read from the disk, and has the function of communicating the portable electronic equipment 2-5 through the wireless line by use of a built-in battery.例文帳に追加

携帯型端末１には、ワイヤレス回線を介して通信が行われ、携帯型電子機器２〜５の主要な機能を実行するためのプログラムが格納されたディスクや半導体メモリとＣＰＵが搭載され、ＣＰＵがディスクから読み出されたプログラムに基づいて所定の処理を実行するとともに、バッテリを内蔵し、携帯型電子機器２〜５とワイヤレス回線を介して通信する機能を備える。 - 特許庁

A digital still camera 10 stores smart media 18 containing a semiconductor memory that is for recording image data in a freely removable way and an MPU 11 which controls the entire camera 10, for instance, reads device setting information such as exposure correction and color correction from the media 18 when its operation is started and sets an operation environment of the camera 10 based on the read equipment setting information.例文帳に追加

デジタルスチルカメラ１０は、画像データを記録するための半導体メモリが内蔵されたスマートメディア１８を抜脱自在に収容し、このデジタルスチルカメラ１０全体の制御を司るＭＰＵ１１は、たとえばその動作開始時に、露光補正や色補正などの機器設定情報をスマートメディア１８から読み取り、この読み取った機器設定情報に基づいて、デジタルスチルカメラ１０の動作環境を設定する。 - 特許庁

A nonvolatile semiconductor memory cell 20 corresponding to input address information has a variable resistive element 14 comprising materials having a perovskite type crystal structure, in which resistance values between electrodes change reversibly by voltage values impressed between a pair of electrodes, and the resistance values are sustained after impression of the voltage; and a MOS transistor in which the variable resistive element 14 and a drain area 13 which is a driving area are connected.例文帳に追加

入力アドレス情報に対応した不揮発性半導体メモリセル２０は、一対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持するペロブスカイト型結晶構造を有する材料から成る可変抵抗素子１４と、その可変抵抗素子１４と駆動領域であるドレイン領域１３とが接続されたＭＯＳトランジスタとを有する。 - 特許庁

A slurry composition for chemical mechanical polishing for the polycrystalline silicon and the semiconductor element utilizing it are formed, by a method wherein a trench element separation film is ground with the slurry having the grinding selection ratio with respect to the polycrystalline silicon, which is higher compared with the element separation oxide film of an etching prevention film, to form the self aligned floating gate of the flash memory element.例文帳に追加

本発明は、多結晶シリコン用化学的機械的研磨（Chemical Mechanical Polishing）のためのスラリー組成物及びこれを利用した半導体素子の形成方法に関し、より詳しくはエッチング防止膜の素子分離酸化膜に比べて多結晶シリコンに対し高い研磨選択比を有するスラリーでトレンチ素子分離膜を研磨し、フラッシュメモリ素子の自己整合浮遊ゲート（Self Align Floating Gate）を形成する半導体素子の形成方法に関する。 - 特許庁

The number fuses required for relief of all pair fault can be reduced by providing a logic of upper pair (or lower pair) to the IO selecting circuit and thereby a chip size can be reduced as much as in the semiconductor memory device using more IO lines or word lines.例文帳に追加

ヒューズ信号ＰＡＩＲがハイレベルの時は、共にローレベルであるヒューズ信号ＦＩＯ０とＦＩＯ１で活性化される一つのＩＯ選択信号ＩＯＳＥＬ６に対する上位ＩＯペアＩＯ７を選択するＩＯ選択信号ＩＯＳＥＬ７を活性化でき、ヒューズ信号ＰＡＩＲがローレベルの時はＩＯ選択信号ＩＯＳＥＬ６に対する下位ＩＯペアＩＯ５を選択するＩＯ選択信号ＩＯＳＥＬ５を活性化できる。 - 特許庁

To provide a method of forming an element isolation layer of a semiconductor memory device, capable of filling a fluid first insulating film on the bottom surface of a trench, forming a second insulating film, then performing a dry etching process and a wet etching process and reducing the amount of fluorine (F) included in the second insulating film while expanding the top width of the trench.例文帳に追加

本発明は、トレンチの底面に流動性の第１の絶縁膜を満たし、第２の絶縁膜を形成した後に乾式エッチング工程及び湿式エッチング工程を行ってトレンチの上部の幅を広げながら第２の絶縁膜に含まれるフッ素(Ｆ；fluorine；フローリン)の量を減少させることができる半導体メモリ素子の素子分離膜形成方法を提供することを可能にすることを目的としている。 - 特許庁

The apparatus is provided with a boosting circuit 100 boosting power source voltage, a semiconductor memory device 10 driven by boosted first internal voltage, and a voltage monitor circuit 200 monitoring the first internal voltage, the first internal voltage is dropped using a plurality of resistors connected in series, the first internal voltage is dropped within a voltage measuring range decided by a measuring tester, and voltage can be monitored.例文帳に追加

電源電圧を昇圧する昇圧回路１００と、昇圧された第一の内部電圧で駆動する半導体記憶装置１０と、第一の内部電圧をモニターする電圧モニター回路２００とを備え、複数の直列に接続された抵抗を用いて第一の内部電圧を降圧し、測定テスターによって決まる電圧測定範囲内に第一の内部電圧を降圧して電圧モニターすることが可能となる。 - 特許庁

The latent image forming section comprises a circuit 30 for grouping the image data into odd lines and even lines, a memory 31 for storing the light emitting position, a pulse generating position control circuit 32 generating a pulse generating position signal, a PWM circuit 33 generating a triangular wave based on the pulse generating position signal, and beam A circuit 34 and beam B circuit 35 for controlling the beam of the semiconductor laser.例文帳に追加

潜像形成部は、画像データの奇数行と偶数行を分類する画像分離回路３０と、発光位置を記憶するメモリ３１と、パルス発生位置信号を生成するパルス発生位置制御回路３２と、パルス発生位置信号に基づいて三角波を生成するＰＷＭ回路３３と、半導体レーザーのビームを制御するビームＡ回路３４およびビームＢ回路３５とを備える。 - 特許庁

To obtain a semiconductor storage device in which a conventional circuit easily prevents malfunction such as output noise and latch data break, output delay, etc., due to the data lines of a reading system from a pair of bit lines to an output buffer being influenced by the noise generated by the operation of a peripheral circuit without adding an unnecessary control circuit and an unnecessary layout for noise measurement and deterioration of a memory circuit.例文帳に追加

余分な制御回路やノイズ対策用の不要なレイアウトの追加、及びメモリ回路の性能を劣化させることなく、ビット線対から出力バッファまでの読み出し系のデータ線が、周辺回路の動作により引き起こされるノイズによって影響を受け、出力ノイズ、ラッチデータの破壊又は出力遅延といった誤動作を防止することが、既存の回路で容易にできる半導体記憶装置を得る。 - 特許庁

The input termination control device of a semiconductor memory is constituted of an input termination for matching impedance when a signal is received at a transmission line, a test circuit receiving an input termination-off instruction and an off-release-instruction and outputting the input termination off-control signal, and first and second switch performing switching-on-off by the input termination on-off control signal of the test circuit.例文帳に追加

半導体メモリの入力ターミネーション制御装置において、伝送ラインに信号が受信されるときにインピーダンスをマッチングさせるための入力ターミネーションと、外部からテスト入力ピンを通して入力ターミネーションオフ命令及びオフ解除命令を受けて前記入力ターミネーションオン・オフ制御信号を出力するテスト回路と、前記テスト回路の入力ターミネーションオン・オフ制御信号によりスイッチングオン・オフする第１及び第２スイッチと、から構成される。 - 特許庁

The virtual ALPG transmission type semiconductor test device has virtual ALPG function and real ALPG memory test function, in which a virtual ALPG operated on a hardware simulator and a real ALPG attained on hardware have the function of generating pattern at the same time by interpreting a test program although the real time is differed from each other and generate test patterns for a DUT designated by the program with a designated content at a designated speed.例文帳に追加

仮想ＡＬＰＧ機能と実ＡＬＰＧメモリテスト機能を具備し、ハードウェアシミュレータ上で動作する仮想ＡＬＰＧとハードウェアで実現する実ＡＬＰＧが、実時間は異なるが、テストプログラムを解釈し、プログラムの指定するＤＵＴに対するテストパターンを指定された内容で、指定された速度で発生して、仮想ＡＬＰＧと実ＡＬＰＧが同タイミングでパターンを発生する機能を有する仮想ＡＬＰＧ透過型半導体テスト装置とする。 - 特許庁

This system is provided with a reference voltage generating circuit 1 inputting power voltage VDDQ for output buffer, eliminating the noise of this power voltage, generating reference voltage by resistance division from the noise-eliminated power voltage VDDQ and outputting it, and an input first stage circuit 30 inputting the reference voltage and an external input signal from the outside and generating an internal drive signal for driving a semiconductor memory.例文帳に追加

出力バッファ用電源電圧を入力して該電源電圧のノイズを除去する手段及び前記ノイズを除去された前記電源電圧から抵抗分割により基準電圧を生成して出力する手段を有する基準電圧発生回路と、前記基準電圧及び外部から外部入力信号を入力してこれらから半導体メモリを駆動する内部駆動信号を生成する入力初段回路とを備える。 - 特許庁

A method for programming the semiconductor memory device includes the steps of: charging at least one inhibit string channel connected to a program bit line among a plurality of bit lines and at least one channel among inhibit strings connected to an inhibit bit line, to a precharge voltage supplied to a common source line; and boosting the precharged channel by supplying a word line voltage to a plurality of cell strings.例文帳に追加

本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。 - 特許庁

In a buried bit line type flash memory arranged such that a bit line 5 functioning as source-drain formed by implanting impurity ions into a semiconductor substrate 1 intersects a word line 7 functioning as a gate electrode, a three layer structure ONO film 6 of silicon oxide film/silicon nitride film/silicon oxide film is formed after impurity ions for forming the bit line 5 are implanted and annealing for activation is performed.例文帳に追加

半導体基板１に不純物がイオン注入されて形成されたソース／ドレインとして機能するビットライン５と、ゲート電極として機能するワードライン７とが交差する構成の埋め込みビットライン型フラッシュメモリにおいて、ビットライン５を形成するための不純物のイオン注入及びその活性化のためのアニール処理を行った後に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ膜６を成膜する。 - 特許庁

A timing for rising and falling of a reference clock outputted simultaneously with data read from a semiconductor device is read by plural signal reading circuit sampling acting with strobe pulse consisting of polyphase pulse having slight phase difference, and the timing for rising and falling of the reference clock is prescribed by a phase number of the polyphase pulse detecting a changing point, and the phase number is memorized by a memory 32.例文帳に追加

被試験半導体デバイスから読み出されるデータと共に出力される基準クロックの立上り又は立下りのタイミングをわずかずつ位相差が与えられた多相パルスで構成されたストローブパルスでサンプリング動作する複数の信号読取回路で読み取り、その変化点を検出した多相パルスの相番号により基準クロックの立上り又は立下りのタイミングを規定すると共に、この相番号をメモリ３２に記憶する。 - 特許庁