「semiconductor memory」に関連した英語例文の一覧と使い方(229ページ目) - Weblio英語例文検索

In a fixed shift redundancy circuit of a semiconductor memory, the address latch circuits CFDLTC<0>-<3> provided corresponding to each of the relief areas <0>-<3> to store the defective column address share a read side switch and a write side switch.例文帳に追加

半導体メモリの固定式シフトリダンダンシ回路において、複数の救済エリア<0> 〜<3> にそれぞれ対応して不良カラムアドレスを記憶するために設けられているアドレスラッチ回路CFDLTC<0> 〜<3> が、読み出し側スイッチおよび書込み側スイッチを共有することにより、複数の救済エリアでデータバッファ２１の共有を実現する。 - 特許庁

When a semiconductor memory 50 is tested, the prescribed conversion regulation in converting logic address to a physical address is read out from a conversion program storage device 14, the conversion regulation is converted to HDL data forming a logic circuit in the scrambler 12 by a write data generating circuit 16.例文帳に追加

半導体メモリ５０を試験する際に、変換プログラム記憶装置１４から論理アドレスを物理アドレスに変換する際の所定の変換則が読み出されて、その変換則が書込みデータ生成回路１６にてスクランブラ１２での論理回路を形成するＨＤＬデータに変換される。 - 特許庁

Thus, even when a function of the mobile phone is stopped in a train or a hospital, a user can freely enjoy music information and video information stored in a semiconductor memory 5 and the power consumption is reduced to extend the service life of a battery 15.例文帳に追加

これにより、電車内や病院内等で携帯電話としての機能を停止した場合でも、半導体メモリ５に記憶されている音楽情報や映像情報を自由に楽しむことができ、かつ消費電力が低減するので電池１５の寿命を延長することができる。 - 特許庁

A semiconductor integrated circuit device 1 is equipped with; a SRAM (Static RAM) cell array 11 in which a plurality of memory cells each of which consists of CMOSFETs are arranged in matrix; and power source lines VL1 and GL1, etc., which are provided every one bit column , such as one bit column of the SRAM cell array 11.例文帳に追加

半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。 - 特許庁

The method for manufacturing the semiconductor memory device with the variable resistive element for storing data formed between an upper electrode and a lower electrode comprises the steps of sputtering an electrically conductive metallic oxide in an atmosphere including no oxygen, and forming the variable resistive element.例文帳に追加

上部電極と下部電極の間にデータを蓄積するための可変抵抗体を形成してなる半導体記憶装置の製造方法であって、導電性の金属酸化物を、酸素を含まない雰囲気中でスパッタリングし、前記可変抵抗体を形成する可変抵抗体形成工程を実行する。 - 特許庁

To provide a non-volatile semiconductor storage device which reduces the height of a floating gate electrode, facilitating the formation of a control gate electrode, makes the coupling ratio of the floating gate electrode increased, and the control gate electrode and reducing interference effect between memory cell transistors.例文帳に追加

浮遊ゲート電極の高さを低くして制御ゲート電極の形成を容易にしつつ、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させるとともにメモリセルトランジスタ間の干渉効果を低減することが可能な不揮発性半導体記憶装置を提供する。 - 特許庁

The semiconductor device comprises a ferroelectric thin film 9 for storing charges formed on a conductivity type silicon substrate 1 on which a memory selection transistor is formed wherein the ferroelectirc thin film 9 is formed by adding a group IIIA or IIIB element.例文帳に追加

メモリ選択用トランジスタを形成した導電型シリコン基板１上に、電荷を蓄積する強誘電体薄膜９が形成されており、その強誘電体薄膜９が周期表の第IIIＡ族または第IIIＢ族の元素を添加されて構成された半導体装置である。 - 特許庁

To provide a semiconductor memory in which blunting of a waveform caused by long wiring load is suppressed by arranging a circuit generating an output latch control signal near a sense amplifier, a signal having a desired pulse width can surely be formed without requiring to have excessive margin.例文帳に追加

出力ラッチ制御信号を発生させる回路をセンスアンプの近傍に配置することで長配線負荷による波形の鈍りを抑え、また過剰なマージンを持たせる必要なく所望のパルス幅を持つ信号を確実に形成することができる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor laser control method which prevents the degradation in the central intensity of a light spot on a recording film which occurs when an objective lens is inclined according to the inclination of an optical information memory medium and can render the stable central intensity and a controller.例文帳に追加

光学的情報記憶媒体の傾きに応じて対物レンズを傾けた場合に発生する記録膜上の光スポットの中心強度の低下を防ぎ、安定した中心強度をもたらすことが可能な、半導体レーザ制御方法および制御装置を提供する。 - 特許庁

The semiconductor integrated circuit for performing an input/output test of data is provided with a sense amplifier detecting a level of input data and a sense amplifier controller for blocking a signal path between the sense amplifier and a memory cell when a test mode signal is activated.例文帳に追加

本発明は、データの入出力テストを行うするための半導体集積回路において、入力されたデータのレベルを検出するセンスアンプと、およびテストモード信号が活性化されたとき、前記センスアンプからメモリセルに達する信号経路を遮断するセンスアンプコントローラを備える。 - 特許庁

The semiconductor memory having an input buffer (202) which performs buffering by inputting write data from the outside, and control circuits (501 to 506) which disable the input buffer during reading operation, and enable the input buffer when read data mask signals are inputted thereafter, is provided.例文帳に追加

ライトデータを外部から入力してバッファリングするための入力バッファ（２０２）と、リード動作中は入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると入力バッファを活性状態にする制御回路（５０１〜５０６）とを有する半導体記憶装置が提供される。 - 特許庁

Troublesome time, effort and equipment such as to store the compressed audio file downloaded to the optical disk and a hard disk through the Internet again in the semiconductor memory and to reproduce the compressed audio file can also be made unnecessary because the compressed audio file can directly be reproduced from the disk 1.例文帳に追加

また、光ディスク１から直接的に圧縮オーディオファイルを再生することができるため、インターネットを介して光ディスクやハードディスクにダウンロードした圧縮オーディオファイルを半導体メモリに記憶し直して再生する等の面倒な手間や設備を不要とすることができる。 - 特許庁

The semiconductor device includes: bit lines (GBLL) connected to memory cells; sense amplifiers (SA) which are amplifiers connected to respective bit lines; local input/output lines (LIOT); input/output ports (IOP) which are local column switches; column selection lines (YS0); and global column switches (Q20, Q21).例文帳に追加

本発明の半導体装置は、メモリセルに接続されたビット線（ＧＢＬＬ）と、各ビット線に接続された増幅器であるセンスアンプ（ＳＡ）と、ローカル入出力線（ＬＩＯＴ）と、ローカルカラムスイッチである入出力ポート（ＩＯＰ）と、カラム選択線（ＹＳ０）と、グローバルカラムスイッチ（Ｑ２０、Ｑ２１）とを備えている。 - 特許庁

This semiconductor memory has a data transmission line pre-charge circuit to make a pre-charge potential of a data transmission line a first potential in a first write mode in which data is not masked, and to make this pre-charge potential of the data transmission line a potential different from the first potential in the second write mode masking the data.例文帳に追加

データマスクを行わない第１のライトモードのときにデータ伝送線のプリチャージ電位を第１の電位とし、データマスクを行う第２のライトモードのときに前記データ伝送線のプリチャージ電位を前記第１の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備える。 - 特許庁

In the device for accumulating and reproducing semiconductor memory image, when image data is reproduced, the ECC addition parts 141-1 to 141-4 correct bit error, the RAID control part 12 restores distributed data, and an error correction decoding part 17 corrects burst error.例文帳に追加

そして、半導体メモリ映像蓄積再生装置は、映像データの再生時において、ＥＣＣ付加部１４１−１〜１４１−４により、ビット誤りを訂正し、ＲＡＩＤ制御部１２により、分散データを復元し、誤り訂正復号化部１７により、バースト誤りを訂正する。 - 特許庁

The semiconductor memory device has a BootRAM having a first number of banks, DataRAM having a second number of banks which is larger than the first number of banks, and an equalizing timer control circuit 42 that controls pre-charge operation performed for a bit line provided at the BootRAM and the DataRAM.例文帳に追加

第１のバンク数を有するＢｏｏｔＲＡＭと、第１のバンク数より多い第２のバンク数を有するＤａｔａＲＡＭと、ＢｏｏｔＲＡＭおよびＤａｔａＲＡＭに設けられたビット線に対して行うプリチャージ動作を制御するイコライズタイマ制御回路４２とを備える。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a lower electrode layer 62 provided over a substrate 40; a variable resistance layer 63 provided on the lower electrode layer 62 and is configured such that an electrical resistance can be changed; and an upper electrode layer 65 provided over the variable resistance layer 63.例文帳に追加

不揮発性半導体記憶装置は、基板４０上に設けられた下部電極層６２と、下部電極層６２上に設けられ、且つ電気抵抗を変化させる可変抵抗層６３と、可変抵抗層６３上に設けられた上部電極層６５とを備える。 - 特許庁

The memory cell of SRAM having four transistors has a first area 5a made of a semiconductor material, and the first area has a first transmission transistor 1a and a first driver transistor 2a connected in series, a common terminal of which is a first electric node F.例文帳に追加

４つのトランジスタを持つＳＲＡＭのメモリセルは、半導体材料から形成された第１の領域５ａを有し、この第１の領域は、直列に接続された第１の伝送トランジスタ１ａと第１のドライバトランジスタ２ａとを有し、これらの共通端子は第１の電気ノードＦとなっている。 - 特許庁

A memory string MS includes: a channel-shaped semiconductor layer 45 including a columnar portion 45A extending in a stacking direction on a substrate; a charge storage layer 44b surrounding the columnar portion 45A; and word-line conductive layers 41a to 41d stacked so as to surround the charge storage layer 44b.例文帳に追加

メモリストリングＭＳは、基板上に積層方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａを取り囲むように形成された電荷蓄積層４４ｂと、電荷蓄積層４４ｂを取り囲むように積層されたワード線導電層４１ａ〜４１ｄとを備える。 - 特許庁

To provide a MOS semiconductor memory device maintaining a band gap structure of an insulating film laminate serving as a charge storage region for a long period of time, and combining all of excellent data holding characteristics, a high-speed data rewrite performance, an operation performance with a lower power consumption, and a high reliability.例文帳に追加

電荷蓄積領域として機能する絶縁膜積層体のバンドギャップ構造を長期間維持し、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供する。 - 特許庁

The nonvolatile semiconductor memory has a sense transistor (Tr), first and second select transistors (Tr1, Tr2), a data storage capacitor (C), a tunnel window (TW) having a tunnel insulating film, a control gate terminal (CG), a select gate terminal (SG), a drain terminal (D) and a source terminal (S).例文帳に追加

不揮発性半導体メモリは、センストランジスタ（Ｔｒ）と、第１及び第２のセレクトトランジスタ（Ｔｒ１、Ｔｒ２）と、データ蓄積キャパシタ（Ｃ）と、トンネル絶縁膜を有するトンネルウィンドウ（ＴＷ）と、コントロールゲート端子（ＣＧ）と、セレクトゲート端子（ＳＧ）と、ドレイン端子（Ｄ）と、ソース端子（Ｓ）とを有する。 - 特許庁

This host apparatus 2 is inserted with the card 1 having a nonvolatile semiconductor memory 11, and issues a confirmation command to return information showing whether the card supports completion processing for transferring to a state wherein the stop of power supply from the host apparatus can be received.例文帳に追加

ホスト機器２は、不揮発性半導体メモリ１１を有するカード１を挿入され、ホスト機器からの電源供給の停止を受け付け可能な状態に移行する終了処理をカードがサポートするか否かを示す情報を返送することを命ずる確認コマンドを発行する。 - 特許庁

In a memory cell region RM, a magnetoresistive element 18 in a semiconductor magnetic storage apparatus is formed in an array shape in a mode that the magnetoresistive element is arranged at a part where a digit line 3 extending in one direction intersects a bit line 32 extending in the direction substantially orthogonal to the digit line 3.例文帳に追加

メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。 - 特許庁

The semiconductor memory device has the read word line, the write word line and the sub word driver selecting the read word line by a main word signal and a reverse read block signal and selecting the write word line by the main word signal and a reverse write block signal.例文帳に追加

読み出しワード線と、書き込みワード線と、メーンワード信号と反転読み出しブロック信号とにより前記読み出しワード線を選択し、前記メーンワード信号と反転書き込みブロック信号とにより前記書き込みワード線を選択するサブワードドライバーとを有することを特徴とする半導体記憶装置。 - 特許庁

To provide a semiconductor device which provides the optimal voltage power supply, without a nonvolatile memory device in an LSI, a firmware for controlling a power supply IC, and communications between the power supply IC and the LSI, while reducing the number of pins on the LSI side, and costs for development and verification.例文帳に追加

ＬＳＩ内部に不揮発性記憶素子が不要で、電源ＩＣを制御するファームウェア、電源ＩＣとＬＳＩ間の通信が不要で、ＬＳＩ側のピンを削減でき、開発、検証コストを抑えつつ、最適な電源電圧供給を実現することが可能な半導体装置を提供する。 - 特許庁

The ferroelectric memory includes a ferroelectric capacitor on which a lower electrode 10, capacitance insulation film 12 composed of the ferroelectric film with a perovskite-type crystal structure, and an upper electrode 13 are formed to be laminated in this order on a p-type semiconductor substrate 1.例文帳に追加

強誘電体メモリ装置は、ｐ型半導体基板１上に、下部電極１０、ペロブスカイト型結晶構造を持つ強誘電体膜からなる容量絶縁膜１１及び上部電極１２がこの順に積層して形成された強誘電体キャパシタを備えている。 - 特許庁

The semiconductor memory device includes first and second diodes serially connected between two power sources having different potentials, formed of a nanowire, and presenting a negative differential resistance, and a selective transistor connected to a connection part of the first diode and the second diode.例文帳に追加

２つの異なる電位の電源間に直列接続され、ナノワイヤで形成され、負性微分抵抗を示す第１および第２のダイオードと、第１のダイオードと第２のダイオードとの接続部に接続される選択トランジスタと、を有することを特徴とする半導体記憶装置である。 - 特許庁

To provide a semiconductor device that is highly integrated by laying out wiring layers in a multilayer manner in a region of a peripheral circuit region which is located nearby a boundary between a memory cell region and the peripheral circuit region, and a method of manufacturing the same.例文帳に追加

本発明は、周辺回路領域のうち、メモリセル領域と周辺回路領域の境界付近に位置する領域において、多層的に配線層のレイアウトを行うことで、高集積化を実現することのできる半導体装置及びその製造方法を提供することを課題とする。 - 特許庁

A user application 11 receives the voltage information on the battery 24 from a voltage monitor part 12, and stores data both in the semiconductor memory 22 and on the backup disk 23 and generates an alarm prompting the replacement of the battery if the voltage value VB is lower than a threshold value VTH.例文帳に追加

ユーザアプリケーション１１は電圧監視部１２から電池２４の電圧情報を受取り、電圧値Ｖ_Bがしきい値Ｖ_THを下回る場合に、半導体メモリ２２とバックアップディスク２３の双方にデータを格納するとともに、電池の交換を促す警告を発するよう処理する。 - 特許庁

To provide a semiconductor element dramatically scaling back the channel length, and a manufacturing method thereof, by manufacturing a high-performance transistor and a memory cell which exhibit highly intense program/deletion efficiency and reading speed, permit low operation voltages and have ultra-small gate feature and an entire size.例文帳に追加

強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。 - 特許庁

If there is a heating process using gases such as nitrogen in the middle of formation of the multilayer dielectric film SI (for example, a thermal nitriding process for suppressing an incubation time) in the manufacture of the non-volatile semiconductor memory device, the heating process is performed after a nitrogen stop film (41: not shown in the figure) for protecting the peripheral transistor is formed.例文帳に追加

この製造において、積層誘電体膜ＳＩの形成途中に窒素を含むガスを用いた加熱工程（例えばインキュベーション時間抑制のための熱窒化処理）がある場合に、周辺トランジスタを保護する窒素阻止膜（４１：不図示）を形成し、当該加熱工程を行う。 - 特許庁

To provide a method for manufacturing a semiconductor device having a memory cell of a floating gate structure which can form a silicon nitride film without involving reduction in yield while suppressing fluctuations in transistor threshold voltage as an etching stop layer for the processing of a bottom borderless contact on a control gate electrode.例文帳に追加

浮遊ゲート構造のメモリセルを備えてなる半導体装置において、制御ゲート電極上にボトムボーダレスコンタクト加工用のエッチングストップ層として、トランジスタの閾値電圧変動を抑制しつつ、歩留りの低下を伴わずに窒化珪素膜を形成できる半導体装置の製造方法を提供する。 - 特許庁

To provide a semiconductor memory device, having a word line structure to be biased negative and capable of reducing the noise generated by the fluctuations of negative voltage, by reducing the flowing of a discharge current into a negative voltage source, and to provide its drive method.例文帳に追加

ネガティブにバイアスされるワードライン構造を有する半導体メモリ装置において、ネガティブ電圧源への放電電流の流入を減少させることで、ネガティブ電圧の変動によって発生するノイズを減少させることができる半導体メモリ装置およびその駆動方法を提供する。 - 特許庁

A semiconductor test device 100 determines pass/fail by applying a test signal from a data generator 12 to a DUT 40 and comparing the output signal and an expected value at a comparator 51, and improves testing efficiency by performing burst transfer of the fail data obtained at this time to a collection memory 18.例文帳に追加

半導体試験装置１００は、データジェネレータ１２からＤＵＴ４０に対して試験信号を印加し、その出力信号と期待値とをコンパレータ５１で比較してパス／フェイルを判定するが、このとき得られるフェイルデータを収集メモリ１８にバースト転送して試験効率を向上する。 - 特許庁

Moreover, by using the alkoxide raw material, the bismuth layered compound is formed by a chemical vapor phase growth method, and a semiconductor system having the bismuth layered compound on a substrate or a ferroelectric memory using the bismuth layered compound as a ferroelectric material is fabricated.例文帳に追加

また、このアルコキシド原料を用いて化学的気相成長法によりビスマス層状化合物を形成して、基板上にビスマス層状化合物を有する半導体装置もしくはビスマス層状化合物を強誘電体材料として用いた強誘電性メモリを製造する。 - 特許庁

To provide a nonvolatile semiconductor memory device with high reliability and sufficient performance in write/erasure, read and storage by suppressing threshold voltage variations due to electric charge detrap in an electric charge holding state after write/erasure even at a reduced drive voltage.例文帳に追加

駆動電圧を低下させても、書き込み／消去動作後の電荷保持状態での電荷デトラップによる閾値電圧変動を抑制させることによって書き込み／消去、読み出し、および記憶保持において十分な性能を有し信頼性の高い不揮発性半導体メモリ装置を提供すること。 - 特許庁

To provide a semiconductor storage device which can reduce a consumption current in a power down mode to suspend a refresh operation for memory holding and resume the refresh operation accurately in shifting from the power down mode to a normal standby mode, while an internal current is kept active.例文帳に追加

内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードでの消費電流を低減し、かつパワーダウンモードから通常待機モードへの移行時においてリフレッシュ動作を的確に再開することができる半導体記憶装置を提供すること。 - 特許庁

The user assembles the semiconductor memory in the car stereo device, and reads out the control data corresponding to required seats, and controls the filter characteristics, etc., of the DSP to obtain the required acoustic characteristics without requiring operation for measuring and adjusting the acoustic characteristics.例文帳に追加

使用者側では、半導体メモリをカーステレオ装置に組み込み、システム制御回路４１を介して、所望の座席に対応する制御データを読み出し、ＤＳＰのフィルタ特性などを制御することで、音響特性の測定や調整のための演算を必要とせず、所望の音響特性が得られる。 - 特許庁

The semiconductor memory device has a ferroelectric capacitor FC including: the lower electrode LE formed so as to possess a plurality of projections 20; a ferroelectric film FE formed on the lower electrode; and an upper electrode UE formed on the ferroelectric film.例文帳に追加

半導体記憶装置は、複数の突出部２０を有するように形成された下部電極ＬＥと、下部電極上に形成された強誘電体膜ＦＥと、強誘電体膜上に形成された上部電極ＵＥとを含む強誘電体キャパシタＦＣを備えている。 - 特許庁

To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit.例文帳に追加

メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。 - 特許庁

To provide a method for producing a high-purity ruthenium sputtering target which does not allow cracks to occur in recrystallization or in welding and suppresses the film thickness distribution from becoming large in film formation for forming e.g. an electrode for a capacitor of a semiconductor memory, and to provide a target obtained thereby.例文帳に追加

再結晶化や熔接の際にクラックが発生せず、しかも半導体メモリーのキャパシタ用電極などを形成する成膜時において膜厚分布が大きくなることを抑えることができる高純度ルテニウムスパッタリングターゲットの製造方法及びそれにより得られたターゲットの提供。 - 特許庁

The device has also a control circuit 5 which drives a control gate line CL to which a control gate is connected and divides electrically sub-arrays respectively into the number being suitable for parallel operation adjusting to input or output speed of data of the non-volatile semiconductor memory.例文帳に追加

コントロールゲートが接続されたコントロールゲート線ＣＬを駆動し、当該不揮発性半導体記憶装置のデータの入力または出力の速度に合わせて複数のサブアレイを並列動作させるのに適した数に、サブアレイそれぞれを電気的に分割する制御回路５を有している。 - 特許庁

To provide a semiconductor memory device equipped with a transistor disposed as a current limiter to limit a current between a bit line precharge power source and a bit line, wherein a leaked current via a current limiter in the circuit of a defective column can be suppressed to a minimum.例文帳に追加

ビット線プリチャージ用電源とビット線との間に電流を制限するカレントリミッタとしてのトランジスタを備えた半導体記憶装置における不良カラムの回路中のカレントリミッタを介したリーク電流を最小限に抑制することが可能な半導体記憶装置を提供する。 - 特許庁

In the memory cell of the SRAM in the semiconductor device, a via VS1 to be electrically connected to a third wiring M32 as a word line is directly connected to a contact plug CPS1 electrically connected to a gate wiring part GHA1 of an access transistor T1.例文帳に追加

半導体装置におけるＳＲＡＭのメモリセルでは、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣＰＳ１に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ１が直接接続されている。 - 特許庁

In a single gate type nonvolatile semiconductor memory, a gate insulating film 41 between a substrate 20 and a gate electrode 42 is formed to a three-layer structure of a silicon oxide film 41a (tunnel insulating film), an Al_2O_2 film 41b (trap insulating film) and a silicon oxide film 41c (top insulating film), starting from the substrate 20 side.例文帳に追加

単ゲート型不揮発性半導体メモリにおいて、基板２０とゲート電極４２との間のゲート絶縁膜４１を、基板２０側からシリコン酸化膜４１ａ（トンネル絶縁膜）、Ａｌ_２ Ｏ_２ 膜４１ｂ（トラップ絶縁膜）及びシリコン酸化膜４１ｃ（トップ絶縁膜）の３層構造とする。 - 特許庁