「semiconductor memory」に関連した英語例文の一覧と使い方(232ページ目) - Weblio英語例文検索

This semiconductor device including a selection gate S1 provided for a memory cell A1 has a Tri-gate structure, wherein the upper surface of a gate insulation film 9 formed on a channel of the selection gate S1 is higher than a part or the whole of the upper surface of an element separation region 10 of the selection gate S1.例文帳に追加

本発明の一態様において、メモリセルＡ１に対して設けられる選択ゲートＳ１を含む半導体装置は、選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面が、選択ゲートＳ１の素子分離領域１０の上面の一部又は全部よりも高く、Tri-gate構造を持つ。 - 特許庁

The semiconductor memory device includes a page status register for detecting one page status allocated to each page, and page statuses to be detected include the at least following four statuses: (1) a latest data storage status, (2) a non latest data storage status, (3) an invalid data storage status, and (4) an unwritten status.例文帳に追加

また、半導体記憶装置内において、各ページに割当てられた１つのページ状態を検知するためのページ状態レジスタを備え、検知しうるページ状態には、少なくとも（１）最新データ格納状態、（２）非最新データ格納状態、（３）無効データ格納状態、（４）未書込状態の４つが含まれるようにする。 - 特許庁

In this method, a video camera 10 for taking a moving image is provided, and a computer 14 includes a storage device formed by a semiconductor memory or a magnetic storage device for digitizing the images picked by the camera 10 and storing the same in a designated cycle, and an eye position recognizing means for recognizing the position of the eye of a person's face imaged by the camera 10.例文帳に追加

動く画像を捕らえるビデオカメラ１０を備え、このカメラ１０により撮像した画像をディジタル化し所定周期で記憶する半導体メモリや磁気記憶装置等から成る記憶装置と、カメラ１０により撮像した人の顔の目の位置を認識する目位置認識手段とを構成するコンピュータ１４を設ける。 - 特許庁

A memory string MS includes: a pair of columnar portions; a U-shape semiconductor layer 35 having a coupling portion for coupling the lower ends of the columnar portions; a tunnel insulating layer 34c for surrounding the columnar portions; a charge accumulating layer 34b; a block insulating layer 34a; and word line conductive layers 32a-32d for surrounding the block insulating layer 34a.例文帳に追加

メモリストリングＭＳは、一対の柱状部、及びそれらの下端を連結させる連結部を有するＵ字状半導体層３５、柱状部を取り囲むトンネル絶縁層３４ｃ、電荷蓄積層３４ｂ、ブロック絶縁層３４ａ、及びブロック絶縁層３４ａを取り囲むワード線導電層３２ａ〜３２ｄを備える。 - 特許庁

To provide a field-effect semiconductor memory and a manufacturing method thereof, whereby the parasitic capacitance between a gate electrode and source can be reduced to thereby reduce the charge consumption at the gate electrode, avoid lowering the operating speed, and reduce the power consumption.例文帳に追加

ゲ−ト電極とソ−スとの間に形成される寄生容量を小さくすることができ、そのため、ゲ−ト電極の電荷の消費量を低減させ、動作速度の低下を防止し、消費電力の低減をはかることができる電界効果型半導体メモリ装置及びその製造方法を提供すること。 - 特許庁

This semiconductor memory device includes a low voltage supplier for supplying a low voltage lower than a ground voltage and a voltage selector for selecting one of the low voltage and the ground voltage and supplying it to a word line driving circuit, so that the negative word line is selectively driven.例文帳に追加

本発明の半導体メモリ装置は、接地電圧より低い低電圧を供給する低電圧供給部と、前記低電圧又は前記接地電圧のうちの１つを選択してワード線駆動回路に供給する電圧選択部とを備えて選択的にネガティブワード線を駆動することにより前記課題を解決する。 - 特許庁

A semiconductor memory 43 capable of recording sound signals, a decoder 46 for decoding sound signals, a DA converter 47 for converting sound signals from digital signals into analog signals, a power amplifier 48 for amplifying sound signals, and a system controller 45 for controlling them are incorporated in this device.例文帳に追加

音声信号の記録可能な半導体メモリ４３と、音声信号を復号化するためのデコーダ４６と、音声信号をデジタル信号からアナログ信号に変換するＤＡコンバータ４７と、音声信号を増幅する電力増幅器４８と、これらを制御するためのシステムコントローラ４５を装置に内蔵する。 - 特許庁

The semiconductor memory device includes: a DLL circuit for outputting a DLL clock having a frequency within a fixed delay range by changing a phase when detecting an electromagnetic interference by receiving a system clock; and a data output circuit for outputting data in response to the DLL clock.例文帳に追加

本発明による半導体メモリ装置は、システムクロックを受信して、電磁妨害の発生を検出すると、位相を変更して遅延固定範囲内の周波数を有するＤＬＬクロックを出力するＤＬＬ回路と、前記ＤＬＬクロックに応答してデータを出力するデータ出力回路とを備える。 - 特許庁

To greatly increase the number of rewritable times while maintaining the long reliability of a semiconductor nonvolatile memory cell transistor by preventing the deterioration of data holding characteristics or the occurrence of disturbances even when writing and erasure are repeated.例文帳に追加

書き込み、消去を繰り返した場合でも、データの保持特性の劣化やディスターブの発生を防止して、半導体不揮発性メモリセルトランジスタの長期信頼性を保ちつつ書き換え可能な回数を大幅に増加させることができる半導体不揮発性メモリ装置およびそれを備えた携帯情報端末機器を提供する。 - 特許庁

A shield cover 12 for covering semiconductor memory chips is set on the board and is connected to thereto via the reference potential connection patterns 15 and metal cover contacts 16.例文帳に追加

メモリモジュールのプリント基板１１上に配置された高周波数の信号線上、及び／又は信号線の終端部の延長線上に基準電位接続パターン１５を設けると共に、半導体メモリチップを覆うシールドカバー１２を前記基板上に設けて、基準電位接続パターン１５と金属カバーコンタクト部品１６を介してシールドカバー１２を接続する。 - 特許庁

To provide a semiconductor device having a nonvolatile memory circuit capable of being easily manufactured and writing in additionally, and an antenna, and to provide a manufacturing method thereof, and further, to prevent unauthorized rewriting of information of a wireless chip and forgery of the wireless chip itself and to ensure a security of the wireless chip.例文帳に追加

不揮発性であって、作製工程が簡単であり、追記が可能な記憶回路およびアンテナを有する半導体装置及びその作製方法の提供を課題とし、さらに不本意な無線チップの情報の書き換え防止や、無線チップ自体の偽造防止を図り、無線チップのセキュリティの確保を課題とする。 - 特許庁

This ferroelectric memory device is equipped with a plurality of capacitive elements 30 which are made on a semiconductor substrate 11 and each of which is composed of a lower electrode 15, a capacity insulating film 17 consisting of a ferroelectric made on that lower electrode 15, and an upper electrode 18 made on that capacity insulating film 17.例文帳に追加

半導体基板１１上に形成され、それぞれが、下部電極１５と、該下部電極１５の上に形成された強誘電体からなる容量絶縁膜１７と、該容量絶縁膜１７の上に形成された上部電極１８とにより構成された複数の容量素子３０を備えている。 - 特許庁

Once a reproduction control circuit 203 detects that a ride guidance switch 103 is pressed, it makes a voice reproduction processing circuit 207 to reproduce a specific ride guidance voice stored previously in a semiconductor memory after a timer 204 clocks a specific time, and outputs the voice from a speaker 209 through a voice amplifying circuit 208.例文帳に追加

再生制御回路203は、乗車案内スイッチ103が押されたことを検知すると、タイマ204を用いて計測した所定時間後に、音声再生処理回路207に、半導体メモリに予め記憶させておいた所定の乗車案内音声を再生させ、音声増幅回路208を介してスピーカ209から出力させる。 - 特許庁

In the semiconductor nonvolatile memory having a tunnel region, the peripheral portion of the tunnel region is dug down, and a depletion electrode for being capable of freely applying a potential for depleting a part of the tunnel region to the tunnel region through a depletion electrode insulating film is arranged in the dug-down drain region.例文帳に追加

トンネル領域を有する半導体不揮発性メモリにおいて、トンネル領域の周囲部分は掘り下げられており、掘り下げられたドレイン領域には、空乏化電極絶縁膜を介して、トンネル領域の一部を空乏化するための電位を自由に与えることが可能な空乏化電極を配置する。 - 特許庁

When a signal processor 14 of a magnetic disc drive 1 is in the waiting condition, the signal processor 14 periodically reads the diagnostic software stored in a semiconductor memory 15 and diagnoses a fault of the magnetic disc drive 1, using a signal that is measured with a microphone 11 and is converted with an analog/digital(A/D) converter 13.例文帳に追加

磁気ディスク装置１の信号処理装置１４がタスク待ちの状態にあるとき、周期的に、信号処理装置１４は半導体メモリ１５に格納されている診断ソフトウェアを読み出し、マイクロフォン１１により測定されアナログディジタル変換器１３で変換された信号を用いて、磁気ディスク装置１の異常を診断する。 - 特許庁

This semiconductor memory comprises a fuse circuit specifying a defective part in the direction of row and column, and a control circuit to put a redundant cell in operation while avoiding a defective part specified by the fuse circuit in the direction of column when an input row address coincides with a defective part specified by the fuse circuit in the direction of row.例文帳に追加

半導体記憶装置は、不良箇所をロー方向及びコラム方向に関して指定するフューズ回路と、フューズ回路がロー方向に関して指定する不良箇所に入力ローアドレスが一致する場合にフューズ回路がコラム方向に関して指定する不良箇所を避けて冗長セルを使用する制御回路を含む。 - 特許庁

The semiconductor memory element is equipped with a core circuit 81, a circuit 82 for signal input and output connected to the core circuit 81, a terminal 83 for signal input and output connected to the circuit 82 for signal input and output and relay electrodes 86 and 87 connected via relay switches 84 and 85 to the circuit 82 for signal input and output.例文帳に追加

コア回路８１と、コア回路８１に接続された信号入出力用回路８２と、信号入出力用回路８２に接続された信号入出力用端子８３と、信号入出力用回路８２にリレースイッチ８４，８５を介して接続されたリレー電極８６，８７とを備えている。 - 特許庁

When single power source voltage VDD 0 is applied from the outside, as the voltage conversion sections 5-1 to 5-n generates voltages levels VDD 1, VDD 2,..., VDD n and supply them to a self- memory core 4, evaluation of power source voltage dependency of semiconductor circuits of N pieces can be performed simultaneously with signal power source voltage.例文帳に追加

外部から単一電源電圧ＶＤＤ０が印加されると、電圧変換部５−１〜５−ｎが、電圧レベルＶＤＤ１，ＶＤＤ２，，・・・，ＶＤＤｎを生成し、自己のメモリコア４に供給するため、単一の電源電圧で同時にＮ個の半導体回路の電源電圧依存性の評価を行うことができる。 - 特許庁

The device 170 lowers a card carrying speed when the card 10 is located in a data writable range from the writer 40, and the writer 40 writes data in the semiconductor memory in the card 10 located in the data writable range.例文帳に追加

カード搬送装置１７０は、データ書込装置４０からデータ書込可能な範囲に非接触式ＩＣカード１０が位置している場合にカード搬送速度を低下させ、データ書込装置４０は、データ書込可能な範囲に位置している非接触式ＩＣカード１０内の半導体メモリに対してデータを書き込む。 - 特許庁

In the semiconductor memory having a clock synchronous circuit 1a for generating the inner clock signal which synchronizes with clock signal input from outside, a clock signal for which frequency dividing rate for the input clock signal is selectively switched is used as a clock signal for controlling inner action of the clock synchronous circuit.例文帳に追加

外部から入力されたクロック信号と同期した内部クロック信号を生成するクロック同期回路１ａを有する半導体メモリにおいて、クロック同期回路の内部動作を制御するクロック信号として、入力クロック信号に対する分周倍率を選択的に切り替えたクロック信号を使用する。 - 特許庁

In the semiconductor device, a capacitive element 150 is provided over (M-N) or (M-N+1) interconnection layers, where M is the number of interconnection layers, each having an interconnection constituting the logic circuit, N is the number of interconnection layers, each having an interconnection constituting the memory circuit, M and N are natural numbers, and M>N.例文帳に追加

半導体装置においては、ロジック回路を構成する配線を有する配線層の層数をＭとし、メモリ回路を構成する配線を有する配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層の配線層にわたって、容量素子１５０が設けられている。 - 特許庁

The semiconductor device is equipped with: a write amplifier WAMP connected to a bit line MIO; a read amplifier RAMP connected to the bit line MIO through a switch SW1; and a repair memory element SC having a write port connected to the bit line MIO through a switch SW2, and a read port connected to the read amplifier RAMP through a switch SW3.例文帳に追加

ビット線ＭＩＯに接続されたライトアンプＷＡＭＰと、スイッチＳＷ１を介してビット線ＭＩＯに接続されたリードアンプＲＡＭＰと、ライトポートがスイッチＳＷ２を介してビット線ＭＩＯに接続され、リードポートがスイッチＳＷ３を介してリードアンプＲＡＭＰに接続された救済記憶素子ＳＣとを備える。 - 特許庁

In the nonvolatile semiconductor memory device, a drawing wiring 204 is drawn out from one end of a gate electrode 302 and connected to a terminal 202, and a drawing wiring 205 is drawn out from the other end of the gate electrode 302 and connected to a terminal 203 so that a length L2 of the drawing wiring 204 is set different from length L1 of the drawing wiring 205.例文帳に追加

ゲート電極３０２の一端からは引き出し配線２０４を引き出して端子２０２に接続するとともに、ゲート電極３０２の他端からは引き出し配線２０５を引き出して端子２０３に接続し、引き出し配線２０４の長さＬ２は、引き出し配線２０５の長さＬ１と異なるように設定する。 - 特許庁

The semiconductor memory device includes a conductive wire L2(i) extending in a first direction, a conductive wire L3(j) extending in a second direction that crosses the first direction, and a cell unit consisting of a phase-change film 17 and a rectifying device that is connected in series between the conductive wire L2(i) and the conductive wire L3(j).例文帳に追加

半導体記憶装置は、第一方向に延びる導電線Ｌ２（ｉ）と、第一方向と交差する第二方向に延びる導電線Ｌ３（ｊ）と、導電線Ｌ２（ｉ）と導電線Ｌ３（ｊ）との間に直列接続された、相変化膜１７と整流素子とから構成されるセルユニットとを備える。 - 特許庁

The memory management device 1 manages arrangement hint information 14 which is generated based on characteristics of data stored in at least one of an SLC region and MLC region of the nonvolatile semiconductor memories 9, 10, and gives a hint for determining an arrangement region of the data.例文帳に追加

本発明の一態様に係るメモリ管理装置１は、不揮発性半導体メモリ９，１０のＳＬＣ領域とＭＬＣ領域とのうちの少なくとも一方に記憶される各データの特性に基づいて生成され、当該各データの配置領域を決定するヒントとなる配置ヒント情報１４を管理する。 - 特許庁

A semiconductor memory device related to an embodiment comprises: a word line wiring layer including multiple word lines extending in a first direction; a bit line wiring layer including multiple bit lines extending in a second direction intersecting with the first direction; and a pillar arranged between each of the word lines and each of the bit lines.例文帳に追加

実施形態に係る半導体記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。 - 特許庁

To provide a semiconductor device having a memory circuit which is nonvolatile and able to be manufactured easily and be written additionally and an antenna, and to provide a manufacturing method thereof, and further to prevent unauthorized rewriting of information of a wireless chip and forgery of a wireless chip itself and to ensure a security of a wireless chip.例文帳に追加

不揮発性であって、作製工程が簡単であり、追記が可能な記憶回路およびアンテナを有する半導体装置及びその作製方法の提供を課題とし、さらに不本意な無線チップの情報の書き換え防止や、無線チップ自体の偽造防止を図り、無線チップのセキュリティの確保を課題とする。 - 特許庁

The semiconductor integrated circuit includes: logic cell groups 11 to 15 in which circuit blocks which are individually arranged correspondingly to a plurality of signal lines connected to an external memory to determine the timing of the corresponding signal lines are magnified; and IO buffers 21 to 26 which are provided correspondingly to the logic cell groups 11 to 15.例文帳に追加

本発明にかかる半導体集積回路は、外部メモリと接続される複数の信号線に対応して個別に設けられ前記対応する信号線のタイミングを決定する回路ブロックをマクロ化した論理セル群１１〜１５と、論理セル群１１〜１５のそれぞれに対応して設けられたＩＯバッファ２１〜２６と、を有する。 - 特許庁

The MOS semiconductor memory device 601 includes a second insulating film 112 and a fourth insulating film 114 having an intermediate size of a band gap between a first insulating film 111 and a fifth insulating film 115 having a larger band gap and a third insulating film 113 having the smallest band gap.例文帳に追加

ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜１１５と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。 - 特許庁

A charge trapping memory cell whose band gap structure has been designed includes a charge trapping element that is separated from a metal or metal compound gate, such as a platinum gate, by a blocking layer of material having a high dielectric constant, such as aluminum oxide, and separated from a semiconductor body including a channel by an improved tunneling dielectric material.例文帳に追加

バンドギャップを構造設計した電荷捕捉メモリーセルは、プラチナゲートのような金属又は金属化合物のゲートから、酸化アルミニウムのような高い誘電定数を有する材料のブロッキング層によって隔離され、チャンネルを含む半導体本体から改良されたトンネリング誘電体によって隔離される電荷捕捉素子を有する。 - 特許庁

To suppress a short channel effect by achieving uniformity in junction depth of a high concentration impurity layer of a source/drain electrode including an elevated source/drain region in a transistor in a peripheral circuit region while preventing short-circuit due to contact between semiconductor layers on the sourced/drain electrode in the transistor in a memory cell region.例文帳に追加

メモリセル領域のトランジスタにおけるソース／ドレイン電極上の半導体層同士の接触による短絡を防止しつつ、周辺回路領域のトランジスタにおけるせり上げソース／ドレイン領域を含むソース／ドレイン電極の高濃度不純物層の接合深さの均一性を図り、短チャネル効果を抑制する。 - 特許庁

In the MOS semiconductor memory device 601, a second insulating film 112 and a fourth insulating film 114 having middle-sized band gaps are provided between a first insulating film and a fifth insulating film 111, which have-large-sized band gaps, and a third insulating film 113 having smallest-sized band gap.例文帳に追加

ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。 - 特許庁

The semiconductor memory device is provided with a plurality of banks stacked in a column direction, a global data line corresponding to the plurality of banks, and a common global data line driving unit for multiplexing data on a plurality of local data buses corresponding to each of the banks and transmitting the multiplexed result to the global data bus.例文帳に追加

本発明の半導体メモリ素子は、列方向にスタックされるように配置された複数のバンクと、該複数のバングに対応するグローバルデータバスと、前記複数のバンクの各々に対応する複数のローカルデータバスに乗せられたデータを多重化して前記グローバルデータバスに伝達する共通のグローバルデータバス駆動手段とを備える。 - 特許庁

When an operator specifies a mode for displaying the whole of a high dynamic range image by using an operation button 17, a dynamic range control unit 27 reads out data of the high dynamic range image to be displayed from a semiconductor memory 25, and controls the dynamic range after thinning out the pixel number to be corresponding to the display pixel number of a liquid crystal display monitor 16.例文帳に追加

操作者が操作ボタン１７を用いて、高ダイナミックレンジ画像を全体表示するモードを指定した場合、ダイナミックレンジ制御部２７は、半導体メモリ２５から表示する高ダイナミックレンジ画像データを読み出し、液晶モニタ１６の表示画素数に応じた画素数に間引いてからダイナミックレンジの制御を行う。 - 特許庁

An output circuit 6 of a DRAM (semiconductor memory) is composed substantially of a NAND gate NA1, an AND gate A1, a Pch-Tr2, and a Nch-Tr4, and the circuit is provided with a refresh monitor circuit to which a TMSELF signal (test mode signal) and a int.ZRAS signal (internal signal starting refresh) are inputted.例文帳に追加

ＤＲＡＭ（半導体記憶装置）の出力回路６には、実質的にＮＡＮＤゲートＮＡ１とＡＮＤゲートＡ１とＰｃｈ−Ｔｒ２とＮｃｈ−Ｔｒ４とで構成され、ＴＭＳＥＬＦ信号（テストモード信号）及びint.ＺＲＡＳ信号（リフレッシュを起動する内部信号）が入力されるリフレッシュモニタ回路が付設されている。 - 特許庁

The microprocessor for use in a personal computer or the like comprises a bus state controller BSC which includes control registers such as wait control registers WCR1 and WCR2 and is capable of parallelly controlling interfaces of various semiconductor memories such as a ROM, a burst ROM, a SRAM, a PSRAM, a DRAM and a synchronous DRAM and PC cards such as memory and I/O cards.例文帳に追加

パーソナルコンピュータ等に内蔵されるマイクロプロセッサに、ウェイトコントロールレジスタＷＣＲ１及びＷＣＲ２等のコントロールレジスタを含みかつＲＯＭ，バーストＲＯＭ，ＳＲＡＭ，ＰＳＲＡＭ，ＤＲＡＭ及びシンクロナスＤＲＡＭ等の各種半導体メモリやメモリカード及びＩ／Ｏカード等のＰＣカードのインターフェイスを並行制御しうるバスステートコントローラＢＳＣを設ける。 - 特許庁

In this semiconductor memory, a series of pulse signals is generated responding to that an internal chip selection signal from an internal chip selection buffer is activated when an external chip selection signal transitions from an inactive state to an active state, and hence a chip selection output time tco is made shorter than a conventional output time.例文帳に追加

本発明よる半導体メモリ装置は、外部チップ選択信号が非活性状態から活性状態に遷移する時に内部チップ選択バッファからの内部チップ選択信号が活性化されることに応答して一連のパルス信号を発生するので、従来に比べてチップ選択出力時間ｔｃｏが短縮される。 - 特許庁

At reset time, the kind of a program ROM 310 connected to the semiconductor integrated circuit 300 is identified, either a ROM controller A303 or a ROM controller B308 is selected in accordance with the identified kind of the ROM, an access protocol for the ROM is executed, and a memory map is switched between the reset time and a normal time.例文帳に追加

リセット時に、半導体集積回路３００に接続されているプログラムＲＯＭ３１０の種類を識別し、識別したＲＯＭの種類に応じたＲＯＭコントローラＡ３０３又はＲＯＭコントローラＢ３０８を選択して、そのＲＯＭに対するアクセスプロトコルを実行し、リセット時と通常時とでメモリマップを切り換える。 - 特許庁

A test auxiliary device (BOST device) is disposed near a test circuit board for giving and receiving a signal to and from the semiconductor integrated circuit to be tested, and the testing D/A converter circuit and testing A/D converter circuit of the test auxiliary device, a measurement data memory and an analyzing part are respectively mounted on separate circuit boards.例文帳に追加

被試験半導体集積回路と信号のやり取りを行うテスト回路基板の近傍にテスト補助装置（ＢＯＳＴ装置）を設け、このテスト補助装置の試験用Ｄ／Ａ変換回路と試験用Ａ／Ｄ変換回路と、測定データメモリと、解析部とをそれぞれ別の回路基板に搭載する。 - 特許庁

The memory cell has a self-aligned two-layer gate structure which is formed on a semiconductor substrate 101 and comprises a gate insulation film 2, a first conductor 3 which becomes the floating gate layer, a second conductor 7 which becomes the control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.例文帳に追加

メモリセルは、半導体基板１０１上に形成された、ゲート絶縁膜２と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と第２の導電体を電気的に絶縁する絶縁膜６からなる自己整合的な二層ゲート構造を有する。 - 特許庁

The semiconductor storage device which arranges two or more memory cells in a matrix and performs read operation and write operation, is configured so that load capacity (PA, PB, PC) to be driven by a buffer 15 is detected and an auxiliary buffer (auxiliary buffer main part 10A) is activated by a detection signal SBEN of the load capacity.例文帳に追加

複数のメモリセルをマトリックス状に配置し、読み出し動作および書込み動作を行う半導体記憶装置において、バッファ１５が駆動する負荷容量（ＰＡ，ＰＢ，ＰＣ）を検出し、該負荷容量の検出信号ＳＢＥＮにより補助バッファ（補助バッファ本体１０Ａ）を活性化する構成としてある。 - 特許庁

At the time of transmitting a data string to be written in the nonvolatile semiconductor memory of a storage part 44 to each programmable display 4, when a data stream to plural transmission destinations are provided with any common part, a transmission destination control part 73 arranged in a host computer 6 for control multi-casts or broadcasts the common part to those transmission destinations.例文帳に追加

制御用ホストコンピュータ６に設けられた送信先管理部７３は、記憶部４４の不揮発性半導体メモリへ書き込むデータ列を各プログラマブル表示器４に送信する際、複数の送信先へのデータ列に共通部分があれば、これらの送信先に共通部分をマルチキャストまたはブロードキャストする。 - 特許庁

To provide a method for manufacturing a semiconductor memory element, which has a shallow trench isolation (STI) region and a deep trench isolation (DTI) region, which can simplify a step of forming these trench isolation regions, and which can realize a low manufacturing cost and an excellent electrical characteristic of the STI insulating film region.例文帳に追加

浅いトレンチ分離(ＳＴＩ)領域及び深いトレンチ分離(ＤＴＩ)領域を有し、これらのトレンチ分離領域を形成する工程を簡素化した、製造コストが安く、ＳＴＩ絶縁膜領域の電気的特性に優れた素子を得ることができる半導体メモリ素子の製造方法を提供すること。 - 特許庁

To provide a process for spin-on deposition of a silicon dioxide-containing film under oxidative conditions for gap-filling in high aspect ratio features for shallow trench isolation used in memory and logic circuit-containing semiconductor substrates such as silicon wafers having one or more integrated circuit structures contained thereon.例文帳に追加

記憶及び論理回路を含む半導体基材、例えば、１つ又は複数の集積回路構造をその上に有するシリコンウェハにおいて用いられるシャロートレンチアイソレーションのための高アスペクト比の特徴のギャップを充填するための酸化条件下で二酸化ケイ素含有膜をスピンオン堆積させる方法を提供する。 - 特許庁

In this semiconductor storage device, each of the memory cells includes a first and a second bit lines, a plurality of word lines, a first ferroelectric capacitor arranged between the first bit line and each of the word lines, a second ferroelectric capacitor arranged between the second bit line and each of the word lines.例文帳に追加

この半導体記憶装置においては、各々のメモリセルが、第１及び第２のビットラインと、複数のワードラインと、第１のビットラインと各々のワードラインとの間に設けられた第１の強誘電体キャパシタと、第２のビットラインと各々のワードラインとの間に設けられた第２の強誘電体キャパシタとを含む。 - 特許庁