「semiconductor memory」に関連した英語例文の一覧と使い方(236ページ目) - Weblio英語例文検索

To satisfy leakage characteristics and satisfy charge retention characteristics even in the case that the leakage current characteristics are centered during positive and negative application and a capacity insulation film having asymmetry is used in a memory cell structure capable of obtaining the sufficient capacity value of a semiconductor storage device and in the case that leakage current exceeds a target set value in applying one polar bias.例文帳に追加

半導体記憶装置の十分な容量値を得ることができるメモリセル構造において、正負バイアス印加時でのリーク電流特性が０Ｖを中心に非対称性をもつ容量絶縁膜を使用する場合で、かつ、一方の極性のバイアスを印加した際にリーク電流が目標設定値を越えてしまう場合にでも、リーク特性を満足させ、電荷保持特性を満足させる。 - 特許庁

The method of manufacturing the flash memory includes the steps of forming gate patterns for cells and gate patterns for selection transistors on a semiconductor substrate, forming a low dielectric film on a resultant including the gate patterns, and etching the low dielectric film so as to leave the low dielectric film only in a space between the gate patterns for cells.例文帳に追加

半導体基板の上部にセル用ゲートパターン及び選択トランジスタ用ゲートパターンを形成する段階と、前記ゲートパターンを含んだ結果物上に低誘電体膜を形成する段階と、前記低誘電体膜をエッチングして前記セル用ゲートパターン間の空間にのみ前記低誘電体膜を残留させる段階とを含む、フラッシュメモリ素子の製造方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory having proper cell operation characteristics, by suppressing impairment of film quality resulting from a post-heating process, when a rare earth oxide, a rare earth nitride or a rare earth oxinitride containing a rare earth element is employed as an inter-electrode insulating film or a block insulating film, thereby avoiding crystallization or deterioration in the permittivity.例文帳に追加

本発明の課題は、希土類元素を含む希土類酸化物、希土類窒化物、または、希土類酸窒化物を電極間絶縁膜やブロック絶縁膜として用いる場合、後熱工程に起因する膜質劣化を抑制し結晶化や誘電率低下を回避して、セル動作特性の良好な不揮発性半導体メモリ装置およびその製造方法を提供することにある。 - 特許庁

To reduce time required for reading data from devices to be controlled, and to return correct data when a read request to the devices to be controlled occurs from a control section during write in a semiconductor-testing device including the control sections having a fast data transfer speed and the devices to be controlled having a slow data transfer speed while having a register or a memory in the inside.例文帳に追加

データ転送速度の速い制御部と内部にレジスタもしくはメモリを有しデータ転送速度の遅い被制御デバイスとを備えた半導体試験装置において、被制御デバイスからのデータの読み出しに要する時間を短縮できるとともに、書込み中に制御部から被制御デバイスに対するリード要求が発生した場合にも正しいデータを返送することができるようにする。 - 特許庁

To provide an address generating circuit which can generate plural kinds of address for a reference address, an address generating device which can generate simultaneously and easily different addresses by using plural stages of this address generating circuit, and an address generating method, with respect to an address generating circuit and the like generating an address for a test device of a semiconductor memory.例文帳に追加

半導体メモリの試験装置に対するアドレスを発生するアドレス発生回路等に関して、基準アドレスに対して、複数種類のアドレスを発生することができるアドレス発生回路、および、このアドレス発生回路を複数段使用することにより、異なるアドレスを同時に、かつ容易に発生させることができるアドレス発生装置、およびアドレス発生方法を提供することである。 - 特許庁

This semiconductor device 1 is provided with an error check necessity determining means 4, and is configured to determine the necessity of error check on the basis of notification from an error check necessity notifying means 6 provided in a block 2 where the power is not disconnected, and to perform error check of data loaded from an external memory means when an error check executing means 5 is booted according to the determination.例文帳に追加

本発明による半導体装置１は、エラーチェック要否判定手段４を備え、電源が遮断されないブロック２に設けられたエラーチェック要否通知手段６からの通知に基づいてエラーチェックの要否を判定し、その判定に従ってエラーチェック実行手段５がブート時に外部メモリ手段からロードされるデータに対してエラーチェックを行う構成にした。 - 特許庁

The memory cell comprises a trench for defining a semiconductor substrate to be an active area and an inactive area, a trench insulating film into which the trench is embedded and which has a prescribed projection part, an impurity area formed in the active area, a floating gate isolated with the projection part as a boundary and having projecting and recessing parts, a dielectric film formed on the floating gate, and a control gate.例文帳に追加

半導体基板を活性領域と非活性領域に定義するためのトレンチと、前記トレンチを埋め込み、所定の突出部を有するトレンチ絶縁膜と、前記活性領域に形成される不純物領域と、前記突出部を境界として孤立し、凸凹部を有するフローティングゲートと、前記フローティングゲート上に形成される誘電体膜及びコントロールゲートとを含んでなる。 - 特許庁

The data recording device 1 including a semiconductor disk drive 20 having a nonvolatile memory 22, a backup disk 23 which stores data if the power source 26 is disconnected, the backup battery 24, and a battery voltage detecting circuit 25 is equipped in a computer 10 with a voltage monitor part 12 which commands the battery voltage detecting circuit 25 to output information on the voltage value VB of the battery.例文帳に追加

揮発性の半導体メモリ２２と、電源２６が遮断した場合にデータを格納するバックアップディスク２３と、バックアップ用の電池２４と、電池電圧検出回路２５とを有する半導体ディスク装置２０を含むデータ記録装置１において、電池電圧検出回路２５に電池の電圧値Ｖ_Bの情報出力を指令する電圧監視部１２をホスト計算機１０内に備える。 - 特許庁

A step for forming a first insulating film on the semiconductor substrate in the nonvolatile memory transistor region, a step for forming a second insulating film on the first insulating film, a step for forming a third insulating film on the second insulating film, and a step for forming a fourth insulating film on the substrate in the MOS field effect transistor region, are processed simultaneously.例文帳に追加

不揮発性メモリトランジスタ領域の半導体基板上に第１の絶縁膜を形成する工程と第１の絶縁膜上に第２の絶縁膜を形成する工程と第２の絶縁膜上に第３の絶縁膜を形成する工程とＭＯＳ電界効果トランジスタ領域の半導体基板上に第４の絶縁膜を形成する工程とを同時に行う。 - 特許庁

In a semiconductor memory cell in which electric charges are stored corresponding to the levels of write bit lines WBit under instructions from write word lines WWrd and, meanwhile, the levels of readout bit lines RBit are made to transit under instructions from readout work lines RWrd, the write word lines WWrd are laid between grounding lines GND and the readout word lines RWrd.例文帳に追加

書込ワード線ＷＷｒｄの指示によって書込ビット線ＷＢｉｔのレベルに対応して電荷を蓄積する一方、読出ワード線ＲＷｒｄの指示によって蓄積した電荷に応じて読出ビット線ＲＢｉｔのレベルを遷移させる半導体メモリーセルにおいて、書込ワード線ＷＷｒｄを、接地線ＧＮＤと読出ワード線ＲＷｒｄとの間に配列させる。 - 特許庁

A plurality of AOBs constituting a plurality of tracks, and PlayList information presenting the order of reproduction about these tracks are stored in the semiconductor memory card, and the PlayList_-Number showing the PlayList information which has been used at the preceding reproduction, the Track_-Number showing the reproduced tracks, and the Playback_-Time showing the preceding positions of reproduction are stored therein as resume information (PLMG_-RSM_-PL).例文帳に追加

半導体メモリカードは、複数のトラックを構成する複数のAOBと、これらトラックについての再生順序を示すPlayList情報とを格納しており、前記直前の再生時に用いられたPlayList情報を示すPlaylist_Numberと、再生されたトラックを示すTrack_Numberと、オーディオブロックの先頭を基準にした相対時間により、直前に再生された箇所を示すPlayback_Timeとがレジューム情報(PLMG_RSM_PL)として格納されている。 - 特許庁

A memory string MS includes: a U-shaped semiconductor layer 35 including a pair of columnar sections 35a extended vertically and a connection section 35b connecting their lower ends; a charge storage layer 34 formed while surrounding the columnar sections 35a; and first to fourth word line conductive layers 32a-32d formed while surrounding the columnar sections 35a and the charge storage layer 34.例文帳に追加

メモリストリングＭＳは、垂直方向に延びる一対の柱状部３５ａ、それらの下端を連結する連結部３５ｂを有するＵ字状半導体層３５と、柱状部３５ａを取り囲むように形成された電荷蓄積層３４と、柱状部３５ａ及び電荷蓄積層３４を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。 - 特許庁

This semiconductor integrated circuit device has a memory section including a block replacement information registration area capable of registering the block replacement information containing the address information of defective blocks, a bad block information registration area capable of registering the bad block information containing the bad block address information; a block replacement information register group to set the block replacement information; and a bad block flag register group to set the bad block information.例文帳に追加

ディフェクティブブロックのアドレス情報を含むブロック置換情報の登録が可能なブロック置換情報登録領域、及びバッドブロックのアドレス情報を含むバッドブロック情報の登録が可能なバッドブロック情報登録領域を含む記憶部と、ブロック置換情報がセットされるブロック置換情報レジスタ群と、バッドブロック情報がセットされるバッドブロックフラグレジスタ群とを備える。 - 特許庁

P-type wells HPW1 to HPW3 are provided separately from each other in the n-type buried well DNW of a semiconductor substrate 1S in a flash memory forming region; and a capacitor unit C, a data writing/erasing electric charge injection/discharge unit CWE, and a data readout MISFET QR are arranged in each of the p-type wells HPW1 to HPW3.例文帳に追加

フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の電荷注入放出部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。 - 特許庁

Means, such as tapes, disks, cards, semiconductor elements, etc., for memory to be used as teaching materials which occasionally cause of the pause of the reproduction of the contents recorded thereto when such contents are reproduced are used by considering the fact that the only solution for the improvement of the efficiency of the education and learning of the foreign languages is to let a learning person to be enthusiastic about the learning.例文帳に追加

その課題の解決には、外国語の教育とか学習の効率を良くするために、学習者に熱中させればよいと考えて、教材として用いる、メモリー用のテープやディスクやカードや半導体素子などに記録された内容を再生した時に、その再生が時々休止するものを用いると言う手段を用いることにしたと言うわけである。 - 特許庁

The control circuit of the semiconductor device sets the constant current so as to change stepwise by changing second data in a state where the second data is output as trimming data to a multiplexer, extracts the second data corresponding the time when the logic of the comparative result signal is reversed and stores the extracted second data in a memory circuit as first data.例文帳に追加

半導体装置の制御回路は、マルチプレクサに第２のデータをトリミングデータとして出力させる状態で、第２のデータを変化させることにより定電流を段階的に変化するように設定し、比較結果信号の論理が反転した時に対応する第２のデータを抽出し、この抽出した第２のデータを記憶回路に第１のデータとして記憶させる。 - 特許庁

A semiconductor memory device 1 includes first and second memories 2, 20, a data path between the first and second memories 2, 20, a register 51 for storing first data transferred in a first direction on the data path, and a comparison circuit 50 for comparing second data transferred in a second direction on the data path with the first data stored in the register 51 to detect a failure spot.例文帳に追加

半導体記憶装置１は、第１及び第２のメモリ２，２０と、第１及び第２のメモリ２，２０間のデータパスと、データパスを第１の方向に転送される第１のデータを格納するレジスタ５１と、データパスを第２の方向に転送される第２のデータと、レジスタ５１に格納された第１のデータとを比較することで、故障箇所を検知する比較回路５０とを含む。 - 特許庁

In the semiconductor memory device, at least one non-activated wordline neighboring the activated wordline and remaining non-activated wordlines are driven with different wordline driving voltage levels during a period of time that the activated wordline is driven at a high voltage level by applying and selecting an active command.例文帳に追加

本発明の半導体メモリ装置は、アクティブコマンドが印加されて選択されたいずれか１本のワードラインが活性化されることにより、活性化されたワードラインが高電位電圧で駆動される期間において、活性化されたワードラインに隣接する少なくとも１本の非活性化ワードラインと残りの非活性化ワードラインとに対するワードライン駆動電圧を互いに異なる大きさで印加する。 - 特許庁

When a controller 3 of a semiconductor storage device 1 receives a grade designation signal to designate a grade from a setting device 11, the controller executes logical block allocation processing so that flash memory chips CP whose numbers correspond to a grade designated by the received grade designation signal can execute data writing processing and data readout processing in parallel.例文帳に追加

この半導体記憶装置１のコントローラ３は、設定装置１１からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップＣＰに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。 - 特許庁

The semiconductor device includes: a sense amplifier SA amplifying potential difference of global bit lines GBL1, GBL2; a plurality of hierarchical switches SW connected to the global bit lines GBL1, GBL2; memory mats MAT1, MAT2 including a plurality of local bit lines connected respectively to the global bit lines GBL1, GBL2 through the hierarchical switch SW; and a control circuit activating the hierarchical switch SW.例文帳に追加

グローバルビット線ＧＢＬ１，ＢＧＬ２の電位差を増幅するセンスアンプＳＡと、グローバルビット線ＧＢＬ１，ＢＧＬ２に接続された複数の階層スイッチＳＷと、階層スイッチＳＷを介してグローバルビット線ＧＢＬ１，ＧＢＬ２にそれぞれ接続される複数のローカルビット線を含むメモリマットＭＡＴ１，ＭＡＴ２と、階層スイッチＳＷを活性化させる制御回路と、を備える。 - 特許庁

The semiconductor memory device includes word lines 1, bit lines 2 arranged so as to intersect with the word lines 1, an insulating film 3 arranged at each of intersections of the word lines 1 and the bit lines 2, an interlayer dielectric filling between the word lines 1 and between the bit lines 2, and a resistance varying material 4 connected to the bit lines 1 and shifted between a low resistance state and a high resistance state.例文帳に追加

半導体記憶装置は、ワード線１と、ワード線１と交差するように配置されたビット線２と、ワード線１とビット線２との各交差部に配置された絶縁膜３と、ワード線１の間及びビット線２の間を埋め込む層間絶縁膜と、ビット線１に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材４とを備える。 - 特許庁

The semiconductor storage device includes: a reference voltage creating circuit 10 for generating a plate voltage to be supplied to a memory cell array; a plate voltage supplying terminal 20 for supplying the plate voltage from the outside; and a switching circuit 30 for switching the supply of the plate voltage from the plate voltage creating circuit and the supply of the plate voltage from the outside through the above plate voltage supplying terminal.例文帳に追加

メモリセルアレイに供給するプレート電圧を発生する基準電圧生成回路１０と、外部からプレート電圧を供給するためのプレート電圧供給端子２０と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える切替回路３０を有する。 - 特許庁

The resetting circuit is a circuit for initializing the internal clock of a semiconductor memory device, and provided with an external voltage detector for detecting the level of an external voltage to generate a first resetting signal, and a second resetting signal generator for generating a second resetting signal by subjecting a predetermined external signal applied from the outside and the first resetting signal to a logical operation.例文帳に追加

本発明のリセット回路は、半導体メモリ装置の内部回路を初期化するための回路であって、外部電圧のレベルを検出して第１リセット信号を発生させる外部電圧検出器及び外部から印加される所定の外部信号と第１リセット信号とを論理演算して第２リセット信号を発生させる第２リセット信号発生器を備える。 - 特許庁

An internal voltage generator of a semiconductor memory device comprises a PTAT current generator for generating a PTAT current whose current amount changes in proportion to changes in temperature; a current control circuit for generating the same internal current as the PTAT current and generating an internal voltage in response to the internal current; and an offset circuit for adjusting the potential level of the internal voltage to a given level.例文帳に追加

温度の変化に比例して電流量が変化するＰＴＡＴ電流を生成するためのＰＴＡＴ電流生成器と、前記ＰＴＡＴ電流と同じ内部電流を生成し、前記内部電流に応答して内部電圧を生成するための電流制御回路と、前記内部電圧の電位レベルを一定のレベルに調節するためのオフセット回路と、を含む。 - 特許庁

The temperature sensing device for the semiconductor memory element is equipped with the temperature sensing means to respond to a drive signal and sense the temperature, a saving means to save the output for the temperature sensing mean to be output as the temperature value, and an initialization control means to control so that the value saved in the above saving means, is periodically initialized after activating the drive signal.例文帳に追加

本発明の半導体メモリ素子の温度感知装置は、駆動信号に応答して温度を感知する温度感知手段と、該温度感知手段の出力を保存した後、これを温度値として出力する保存手段と、前記駆動信号がアクティブになってから周期的に前記保存手段に保存された値が初期化されるように制御する初期化制御手段とを備える。 - 特許庁

The semiconductor device comprises a memory cell transistor 2 and a peripheral circuit Vcc system transistor 3 having a trench 7 for isolating elements and a thermal oxide film 10 of first thickness, and a peripheral circuit Vpp system transistor 4 including a thermal oxide film 9 of second thickness thicker than the first thickness formed before the trench 7 is formed.例文帳に追加

本発明に係る半導体装置は、素子間を分離するトレンチ７と、第１の厚みの熱酸化膜１０を有するメモリセルトランジスタ２および周辺回路Ｖｃｃ系トランジスタ３と、第１の厚みよりも大きい第２の厚みを有しトレンチ７の形成前に形成された熱酸化膜９と熱酸化膜１０とを含む周辺回路Ｖｐｐ系トランジスタ４とを備える。 - 特許庁

To obtain accurate results without substantially increasing calculation time, required memory, etc., for a polycrystalline thin film transistor containing a crystal grain boundary with a high trap density and a MOS interface in a device simulation method of dividing a semiconductor element into a mesh and solving physical equations such as potential equations, carrier continuity equations, etc., by each mesh.例文帳に追加

半導体素子をメッシュに分割し、各メッシュで電位方程式・キャリア連続方程式等の物理方程式を解く、デバイスシミュレーション方法において、トラップ密度の高い結晶粒界やMOS界面を含む多結晶薄膜トランジスタに対しても、計算時間や必要メモリ等の大幅な増加なしに、正確な結果を与える、デバイスシミュレーション方法を、実現することを目的とする。 - 特許庁

The non-volatile semiconductor memory 1 having no verification function and being electrically rewritable is provided with a boosting circuit 2 for generating boosting voltage for performing erasure operation, a data storage means 5 for storing an erasure range, and a boosting adjusting circuit 6 for adjusting boosting voltage generated by the boosting circuit 2 in accordance with an erasure range stored in the data storage means 5.例文帳に追加

ベリファイ機能を有しない電気的に書換え可能な不揮発性半導体記憶装置１において、消去動作を行うための昇圧電圧を発生させる昇圧回路２と、消去範囲を格納するデータ記憶手段５と、昇圧回路２で発生した昇圧電圧をデータ記憶手段５に格納された消去範囲に応じて調整する昇圧調整回路６とを設ける。 - 特許庁

This IC card issuing system 300 has a card supplying device 20, a card carrying device 170 which carries a non-contact type IC card 10 discharged from the device 20, a data writer 40 which writes data in a semiconductor memory in the card 10 and a card stacker 60 which stores the card 10 discharged from the device 170.例文帳に追加

ＩＣカード発行システム３００は、カード供給装置２０と、カード供給装置２０から排出された非接触式ＩＣカード１０を搬送するカード搬送装置１７０と、非接触式ＩＣカード１０内の半導体メモリにデータを書き込むデータ書込装置４０と、カード搬送装置１７０から排出された非接触式ＩＣカード１０を格納するカードスタッカ６０とを有する。 - 特許庁

The nonvolatile memory element comprises a semiconductor substrate 39 provided with a source region 32, a drain region 34 and a channel region 36, a tunneling oxide film 41 formed on the channel region, a floating gate 44 formed of a fullerene substance on the tunneling oxide film, a blocking oxide film 46 formed on the floating gate, and a gate electrode 48 formed on the blocking oxide film.例文帳に追加

ソース領域３２及びドレイン領域３４とチャンネル領域３６とが設けられた半導体基板３９と、チャンネル領域上に形成されたトンネリング酸化膜４１と、トンネリング酸化膜上にフラーレン物質で形成されたフローティングゲート４４と、フローティングゲート上に形成されたブロッキング酸化膜４６と、ブロッキング酸化膜上に形成されたゲート電極４８と、を備える。 - 特許庁

In this anti-counterfeit thread, a semiconductor chip including a memory for a plurality of bits and provided with antenna wiring is adhered or embedded to/in one side of a base material made of paper slit in narrow width, and the anti-counterfeit thread is stuck to the surface of the sheet-shaped base material or inserted into the sheet-shaped base material.例文帳に追加

複数ビットのメモリを内蔵し、かつ、アンテナ配線を備えた半導体チップを、細幅にスリットした紙製基材の片面に接着または埋没させて成ることを特徴とする偽造防止用スレッドであり、本発明の第二手段は、偽装防止用スレッドをシート状基材の表面に貼合またはシート状基材の内部に挿入して成ることを特徴とする偽造防止用紙である。 - 特許庁

The method of fabricating a flash memory element includes steps of: forming an undoped first polysilicon film on a semiconductor substrate; forming on said first polysilicon film an undoped second polysilicon film provided with a high-concentration doped region; implementing processing such that the doping concentration of said second polysilicon film and the doping concentration of said first polysilicon film will be similar; and forming a dielectric film on the resultant product.例文帳に追加

半導体基板上にアンドープト第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜の上部に、高濃度ドーピング領域が備えられたアンドープト第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜のドーピング濃度と前記第１ポリシリコン膜のドーピング濃度が類似となるようにしながら、前記結果物上に誘電体膜を形成する段階とを含む。 - 特許庁

The storage device 1000 for recording digital data comprises a first recording medium 1100 as a semiconductor memory with a copy right protecting function, a second recording medium 1200 as a large capacity hard disk, and a host controller 1300 for controlling communication with external host equipment and controlling the first recording medium 1100 and the second recording medium 1200.例文帳に追加

ディジタルデータを記録する記憶装置１０００は、著作権保護機能を持つ半導体メモリである第１の記録媒体１１００と、大容量ハードディスクである第２の記録媒体１２００と、外部ホスト機器との通信制御及び第１の記録媒体１１００の制御及び第２の記録媒体１２００の制御を行うホストコントローラ１３００とを備えている。 - 特許庁

A semiconductor memory device repeatedly arraying a plurality of pair transistors each including a predetermined function includes a plurality of pair transistors comprised of transistors adjacent in a row direction, a plurality of pair transistors comprised of transistors of which a mutual arrangement relationship is oblique, and a group of pair transistors arraying the plurality of pair transistors combining them.例文帳に追加

所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、行方向に隣接するトランジスタをペアトランジスタとしたものを複数有し、且つ、互いの配置関係が斜め方向であるトランジスタをペアトランジスタとしたものを複数有し、これらを組合せてペアトランジスタを複数配列したペアトランジスタ群を有する半導体記憶装置。 - 特許庁

A semiconductor memory device of the present invention comprises: a clock adjustment part for, when an enable signal is activated, receiving a first clock and generating a second clock having a period closer to a target clock period than the first clock; and an AC input clock generation part for outputting one of the first clock and the second clock as an AC input clock according to the enable signal.例文帳に追加

本発明の半導体メモリ装置は、イネーブル信号がアクティブになったとき第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部及びイネーブル信号により前記第１クロック及び前記第２クロックのうちひとつをＡＣ入力クロックとして出力するＡＣ入力クロック生成部を含む。 - 特許庁

This device is a semiconductor memory which has a test mode decoder 12 decoding plural input signals setting an operation mode for a test dedicated and generating a signal specifying an operation mode for a specific test dedicated and which can set operation modes for various tests, further the device has a pad 13 for testing a probe making the test mode decoder effective at the time of applying voltage.例文帳に追加

テスト専用の動作モードを設定する複数の入力信号をデコードし、特定のテスト専用の動作モードを指定する信号を発生するテストモードデコーダ１２を有して、各種テスト専用の動作モードを設定できるようにした半導体記憶装置であって、電圧が印加された時にテストモードデコーダ１２を有効にするプローブテスト用パッド１３を有している。 - 特許庁

A nonvolatile memory element comprises a semiconductor substrate 30 on which source and drain regions 32 and 34 and a channel region 36 are provided, a silicon oxide layer 41 formed on the channel region 36, a transition metal oxide layer 44 comprising a trap particle for trapping an electron on the silicon oxide layer 41, and a gate electrode 48 formed on the transition metal oxide layer 44.例文帳に追加

ソース及びドレイン領域３２、３４とチャンネル領域３６とが設けられた半導体基板３０、チャンネル領域３６上に形成されたシリコン酸化物層４１、シリコン酸化物層４１上に電子をトラップするトラップパーチクルを含む転移金属酸化物層４４、及び転移金属酸化物層４４上に形成されたゲート電極４８を備える不揮発性メモリ素子。 - 特許庁

This erasing method performs writing and erasure and then writing and erasure at least once or several times, after the erasure as operation for erasure which can improves the convergence of an erasure Vth of a memory transistor, including charge storage means which are made discrete in plane in a gate insulating film interposed of a channel formation region and a gate electrode of a semiconductor.例文帳に追加

半導体のチャネル形成領域とゲート電極との間に介在するゲート絶縁膜内に平面的に離散化された電荷蓄積手段を含むメモリトランジスタに対し、その消去Ｖthの収束性向上ができる消去時のオペレーションとして、書き込み−消去、消去後に少なくとも１回の書き込み−消去、または複数回の書き込み−消去を行う。 - 特許庁

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

The NMOS transistor non-volatile semiconductor memory includes: first and second n-type diffusion layers 21, 22 formed as a source and a drain in a p-type silicon layer 20; a gate electrode 50 formed on a channel region CNL between the first and second n-type diffusion layers 21, 22 via an insulating film 30; and the charge storage layer 40 formed in the insulating film 30.例文帳に追加

ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。 - 特許庁

An interlayer insulating film 106 is formed on a memory cell 100 constituted of a bit line 102 composed of a diffusion layer formed on a semiconductor substrate 101, a gate insulation film having a trapping performance formed between bit lines 102, and a word line 104 formed on the gate insulation film, and a bit line contact plug 109 connected to the bit line 102 is formed in this interlayer insulating film 106.例文帳に追加

半導体基板１０１に形成された拡散層からなるビット線１０２、ビット線１０２間に形成されたトラップ性のゲート絶縁膜、ゲート絶縁膜上に形成されたワード線１０４とで構成されたメモリセル１００上に、層間絶縁膜１０６が形成され、この層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９が形成されている。 - 特許庁

In communication equipment, a tape drive device, a library device, an auto-loader and a reader, communication processing is made possible and communication impossibility due to disagreement of communication methods is eliminated by switching a communication processing part and an antenna means in accordance with the various communication methods adopted in the semiconductor memory mounted on a tape cassette or other recording medium cassettes.例文帳に追加

通信装置、テープドライブ装置、ライブラリ装置、オートローダー装置、リーダー装置において、テープカセットその他の記録媒体カセットに装備された非接触式半導体メモリに採用されている各種の通信方式に対応して、通信処理部及びアンテナ手段を切り換えて通信処理を行うことができるようにし、通信方式の不一致による通信不能ということを解消する。 - 特許庁

In the method for performing the read and write operations in the semiconductor memory device having the input/output architecture comprising the separate data input bus and data output bus, when a read command is inputted in one cycle, a read operation is performed in synchronization with a clock and a write operation is performed in synchronization with a signal that operates during the read operation.例文帳に追加

データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置で読み出しと書き込みを動作する方法において、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出し動作が行われる段階と、前記読み出しの間に動作する信号に同期されて書き込み動作が行われる段階と、からなる - 特許庁

To provide a nonvolatile memory device and a manufacturing method of the same, which can improve process yield and reliability by eliminating a level difference between a cell region and a peripheral circuit region of a semiconductor substrate to facilitate and simplify a process, and especially prevent contact not open, attack against a lower structure, and the like.例文帳に追加

半導体基板のセル領域と周辺回路領域との間に段差をなくして、工程を容易かつ単純にしつつ、特に、コンタクトナットオープン（Ｃｏｎｔａｃｔ ｎｏｔ ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などを防止し、工程歩留まり及び信頼性を向上させることができる不揮発性メモリ装置及びその製造方法を提供すること。 - 特許庁

The semiconductor device comprises a memory part where, provided in an element formation region within a chip region of a wafer, a cell is formed using a trenched capacitor, a bonding pad 304 provided around the element formation region, and a dummy trench 303 formed, at least, either above a dicing line 305 of the wafer or below the bonding pad 304.例文帳に追加

ウェハにおけるチップ領域中の素子形成領域に設けられ、セルがトレンチ型キャパシタを用いて形成されたメモリ部と、前記素子形成領域の周辺に設けられたボンディングパッド３０４と、前記ウェハにおけるダイシングライン３０５上、前記ボンディングパッド３０４下方の少なくともいずれかに形成されたダミートレンチ３０３とを具備したことを特徴とする半導体装置。 - 特許庁