「semiconductor memory」に関連した英語例文の一覧と使い方(233ページ目) - Weblio英語例文検索

When a test is performed for the semiconductor memory device, in a period in which an external clock ECLK having a period of integral multiple of the internal clock ICLK is fixed to a high level or a low level, continuous data can be allocated to mini-arrays being different from each other by writing one piece of data.例文帳に追加

本発明による半導体記憶装置に対してテストを行う場合、内部クロックＩＣＬＫの整数倍の周期を持った外部クロックＥＣＬＫがハイレベル又はローレベルに固定されている期間において１つのデータを書き込むことにより、連続するデータを互いに異なるミニアレイに割り当てることが可能となる。 - 特許庁

The semiconductor memory is formed on a P-type silicon substrate 1, an ONO film 5 composed of a first silicon oxide film 2, a first silicon nitride film 3, and a second silicon oxide film 4, and on an SOONO substrate including an SOONO layer 6, wherein the ONO film 5 contacts with a back gate BG formed in the P-type silicon substrate 1.例文帳に追加

半導体記憶装置は、Ｐ型シリコン基板１と、第１のシリコン酸化膜２、第１のシリコン窒化膜３、及び第２のシリコン酸化膜４からなるＯＮＯ膜５と、ＳＯＯＮＯ層６とを含むＳＯＯＮＯ基板上に形成されており、ＯＮＯ膜５はＰ型シリコン基板１に形成されたバックゲートＢＧに接している。 - 特許庁

To provide a method of forming a substance film which can enhance an efficiency of vapor deposition of a noble metal film on a ferroelectric film, a method of manufacturing a ferroelectric film capacitor using the method, and a ferroelectric film capacitor formed by the method, and to provide a semiconductor memory device having the ferroelectric film capacitor and a method of manufacturing the same.例文帳に追加

強誘電膜上で貴金属膜の蒸着率を向上させうる物質膜の形成方法、この方法を利用した強誘電膜キャパシタの製造方法及びこの方法で形成された強誘電膜キャパシタ、このような強誘電膜キャパシタを備える半導体メモリ装置及びその製造方法を提供する。 - 特許庁

One feature of the present invention is a thin semiconductor device in which a plurality of thin film integrated circuits are mounted and in which at least one integrated circuit is different from the other integrated circuits in any one of a specification, layout, frequency for transmission or reception, a memory, a communication means, a communication rule and the like.例文帳に追加

本発明は、複数の薄膜集積回路を実装した薄型半導体装置であって、少なくとも１つの薄膜集積回路と、その他の薄膜集積回路とは、形態、送信、又は送受信用周波数、メモリ、通信手段、通信法則等のいずれかが異なることを特徴とする。 - 特許庁

To provide a semiconductor memory device in which a collision between a write data to a write driver and a read data from a sense amplifier is avoided while maintaining a short test time, in such a case that a verify circuit and two or more write drivers are connected via a common bus and the verify circuit and two or more sense amplifiers are connected via the common bus.例文帳に追加

ベリファイ回路と複数のライトドライバとが共通のバスで接続され、ベリファイ回路と複数のセンスアンプとが共通のバスで接続されるような場合に、短いテスト時間を維持しつつ、ライトドライバへの書込みデータおよびセンスアンプからの読出しデータが衝突することを回避した半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device which, if a request for a read or write operation is generated during erase operation, enables the read or write operation to be performed in a short time after generation of the request, and can prevent an over-erased state from being generated after the erase operation is resumed.例文帳に追加

本実施形態は、消去動作中に読み出し又は書き込み動作要求が発生した場合、要求発生から短時間で読み出し又は書き込み動作を実行することが可能であり、しかも、消去動作再開後、過消去状態の発生を防止可能な不揮発性半導体記憶装置を提供する。 - 特許庁

The bell is equipped with a circuit which electrically generate a bell sound, by storing a semiconductor memory wit an actual belt sound digitally sampled and recorded as timbre data, converting it from digital into analog, and making a speaker sound; and the sounding can be turned on and off through switching operations and the bell sound is generated at arbitrary intervals through a timer.例文帳に追加

デジタルサンプリング録音された実際のベル音を音色データとして半導体メモリに記憶し，それをＤ／Ａ変換してスピーカーを鳴らすことにより電気的にベル音を発生させる回路を備え，スイッチ操作により発音を入り切り可能とするとともに，タイマーにより任意の間隔でベル音を発生させる。 - 特許庁

The semiconductor memory device comprises: a select gate 3a formed in a first region on a substrate 1; the floating gate 6a formed in a second region adjacent to the first one; a second diffusion region 7b formed in a third region adjacent to the second one; and the control gate 11 formed on the floating gate.例文帳に追加

基板１上の第１の領域に配設されたセレクトゲート３ａと、第１の領域に隣接する第２の領域に配設されたフローティングゲート６ａと、第２の領域と隣接する第３の領域に配設された第２の拡散領域７ｂと、フローティングゲートの上に配設されたコントロールゲート１１と、を備える。 - 特許庁

Further, the method of driving the nonvolatile semiconductor memory device comprises a step of controlling the resistance state of the resistive element (12) by adjusting a value of current which flows to the resistive element (12) while the resistance state of the resistive element (12) changes from the reset resistance state to the set resistance state.例文帳に追加

更に、本発明の不揮発性半導体メモリ素子の駆動方法は、前記抵抗体（１２）の抵抗状態がリセット抵抗状態からセット抵抗状態に変化する途中に、前記抵抗体（１２）に流れる電流値を調節することにより、前記抵抗体（１２）の抵抗状態を制御するステップを含むことを特徴とする。 - 特許庁

In this nonvolatile semiconductor storage device using single transistor memory cells, at least part of the gate insulating film of a transistor in the thickness direction is constituted of a ferromagnetic ZnO thin film the Zn of which is partially replaced with at least one kind of element selected from among a group composed of Li, Be, and Mg.例文帳に追加

１トランジスタ型メモリセルを用いる不揮発性半導体記憶装置において、トランジスタのゲート絶縁膜の厚さ方向の少なくとも一部を、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜により構成する。 - 特許庁

A method for marking an initial defective block at the time of shipping semiconductor memories, in which a memory region is divided into a plurality of blocks and which has an ECC function, includes a stage where an initial defective block is detected and an ECC code becoming an ECC error for a specific region of the initial defective block is written.例文帳に追加

メモリ領域が複数のブロックに分割されＥＣＣ機能を有する半導体記憶装置において出荷時に初期不良ブロックをマーキングする方法は、初期不良ブロックを検出し、初期不良ブロックの特定の領域に対してＥＣＣエラーとなるＥＣＣコードを書き込む各段階を含むことを特徴とする。 - 特許庁

To provide a refresh-period being suitable for a refresh-holding characteristic time without being affected by dispersion by manufacturing and without requiring a test time for characteristics measurement of large scale before adjustment of a refresh-time, and a synchronous type semiconductor memory in which current consumption in refresh-operation can be reduced.例文帳に追加

製造ばらつきに影響されることなく、リフレッシュ時間の調整前に多大な特性測定のための試験時間を要することもなく、リフレッシュ保持特性時間に最適なリフレッシュ周期を提供し、リフレッシュ動作における消費電流の低減を図ることができる同期型半導体記憶装置を提供すること。 - 特許庁

To provide a method for manufacturing a MOS type semiconductor integrated circuit device which integrates a MISFET element, a flash memory element, a capacitance element such as a polysilicon capacitor which use silicon nitride films formed in a hot wall type batch vacuum CVD furnace which prevents the generation of a foreign substance caused by the deformation and minute movement of a wafer.例文帳に追加

ウエハが変形し微妙な移動によって異物が発生を防止したホット・ウォール型のバッチ式減圧ＣＶＤ炉で成膜される窒化シリコン膜を使用したＭＩＳＦＥＴ素子、フラッシュ・メモリ素子、およびポリシリコン・キャパシタ等の容量素子等を集積したＭＯＳ型半導体集積回路装置の製造方法を提供する。 - 特許庁

The method of manufacturing the memory card has a process of preparing a molding die having an adjustor adjustable in the amount of projection projecting into a cavity, and a process of injecting resin into the cavity while projecting the adjustor into the cavity, to seal a semiconductor chip arranged on a substrate, with the resin.例文帳に追加

メモリカードの製造において、キャビティの中に突出する突出量の調節が可能な調節体を有する成形型を準備する工程と、前記キャビティの中に前記調節体を突出させた状態で前記キャビティの中に樹脂を注入して、基板上に配置された半導体チップを樹脂封止する工程とを有する。 - 特許庁

The memory function body 11 comprises a charge storage film 23 of semiconductor or conductor having a function for storing charges and formed to have an L-shaped cross-section, a plurality of fine particles 10 having a function for storing charges, and insulators 9 and 16 having a function for preventing scattering of stored charges.例文帳に追加

メモリ機能体１１は、断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜２３と、電荷を蓄積する機能を有する複数の微粒子１０と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体９，１６とからなる。 - 特許庁

If the recording medium that is composed of semiconductor devices, which has low access speed information, is mounted on an imaging device and the amount of buffer memory occupation of image data is equal or more than a prespecified value, the imaging device changes camera operation control to reduce the amount of data to be recorded and continuously perform imaging and recording operations.例文帳に追加

低速のアクセス速度情報を有する半導体素子よりなる記録媒体が装着された場合、バッファメモリの画像データによる占有量が予め定めた値以上となる場合には、カメラ動作の制御を変更することで、記録するデータ量を抑え、継続した撮影及び記録の動作を可能とされた撮像装置。 - 特許庁

The semiconductor memory device is made high in large in the rewriting number of times by optimizing the reliability margin of both of data "0" and data "1" or the reliability margin of one side by a circuit changing to an optimum read-out condition for the number of times of rewriting by a circuit for monitoring a rewriting state and a monitor result of the rewriting state.例文帳に追加

書き換え状態をモニタするための回路と、書き換え状態のモニタ結果により、書き換え回数に最適な読み出し条件に変更する回路により、データ“０”、データ“１”の両方の信頼性マージンもしくは一方の信頼性マージンを最適化することで、高信頼性、高書き換え回数を実現する。 - 特許庁

In a mode for shifting an input address, the synchronous type semiconductor memory makes a comparison between the input address and a faulty address at a shifted timing for a determination, and in a mode unnecessary for shifting the input address, the device transmits the address signal to a comparison/determination circuit without letting the address signal pass through the shift circuit, and carries out a comparison with the faulty address.例文帳に追加

入力アドレスをシフトさせるモードにおいては、シフト後のタイミングで不良アドレスとの比較判定を実行し、入力アドレスをシフトさせる必要のないモードにおいては、アドレス信号をシフト回路を通過させることなく比較判定回路へ伝達して、不良アドレスとの比較を実行する。 - 特許庁

The memory cell includes a first transistor and a second transistor for holding charges accumulated in a capacitor, and the second transistor includes a channel formed using an oxide semiconductor layer.例文帳に追加

ビット線と、ｍ（ｍは３以上の自然数）本のワード線と、ソース線と、ｍ本の信号線と、第１乃至ｍのメモリセルと、駆動回路と、を有する半導体装置において、メモリセルは、第１のトランジスタ、容量素子に蓄積された電荷を保持する第２のトランジスタを含み、第２のトランジスタは酸化物半導体層で形成されるチャネルを有する。 - 特許庁

Each word line 10 constitutes a gate electrode at each memory element, a lower portion of a side surface of each word line 10 in a direction parallel to a direction where the word line 10 extends is perpendicular to a main surface of the semiconductor substrate 1, and an upper portion of the side surface tilts decreasing upward in width.例文帳に追加

各ワード線１０は、各メモリ素子においてゲート電極を構成し、各ワード線１０における該ワード線１０が延伸する方向に平行な方向の側面の下部は半導体基板１の主面に対して垂直であり、側面の上部は上方に向かうほど幅が小さくなるように傾斜している。 - 特許庁

To provide a semiconductor memory device and its operation method in which a sufficient time for accessing data can be secured by making an internal control signal controlling an address signal applied from the outside active at an earlier point of time than the other internal control signal controlling a command signal applied from the outside.例文帳に追加

外部から印加されたアドレス信号を制御する内部制御信号を、外部から印加されたコマンド信号を制御する他の内部制御信号よりも早い時点でアクティブにし、データのアクセスのための十分な時間を確保することができる半導体メモリ装置及びその動作方法を提供すること。 - 特許庁

To enable a semiconductor memory chip having a flip connection structure to realize a high-speed operation by rectilinearly arranging signal wires that connect peripheral circuit units and sub-arrays to pass through between pads in pad arrangement areas so as to make the sub-arrays uniform in signal delay time and signals equal to one another in propagation time.例文帳に追加

フリップ接続構造の半導体メモリチップにおいて、周辺回路部とサブアレイとの間を接続する信号線を、途中のパッド配置部のパッド間を通過するように直線的に配置し、各サブアレイ間での信号の遅延時間のバラツキを避け、信号の伝播時間を揃えることにより高速動作を実現する。 - 特許庁

The semiconductor storage device comprises a base board 101 provided with the command/address external terminal group CA, the data input/output external terminal group DQ and a single-chip selection external terminal CS, and the plurality of memory chips 110-113 laminated on the base board 101 and capable of reading operation and writing operation independently, respectively.例文帳に追加

コマンド・アドレス外部端子群ＣＡ、データ入出力外部端子群ＤＱ、並びに、単一のチップ選択外部端子ＣＳを有するベース基板１０１と、ベース基板１０１上に積層され、それぞれ単独で読み出し動作及び書き込み動作が可能な複数のメモリチップ１１０〜１１３とを備える。 - 特許庁

This method for manufacturing a semiconductor memory device includes: a step (a) of sequentially laminating a TMR film 5 and a cap layer 6 on base layers 1, 2, 3 and 4; and a step (b) of patterning the TMR film 5 and the cap layer 6 to form a normal laminate structure pattern 13 and a dummy laminate structure pattern 16 thereof.例文帳に追加

本発明に係る半導体記憶装置は、（ａ）下地層１，２，３，４上にＴＭＲ膜５、キャップ層６を順に積層する工程と、（ｂ）ＴＭＲ膜５、キャップ層６をパターニングして、それらの正規積層構造パターン１３およびダミー積層構造パターン１６を形成する工程とを備える。 - 特許庁

A non-volatile semiconductor memory has a hidden storage area 2 for recording the special code for preventing illegal copy in addition to a main storage area 1 for recording ordinary data, and the hidden storage area 2 is in read permitted state in a write protect state and in read inhibited state in the other state.例文帳に追加

不揮発性の半導体メモリにおいて、通常のデータを記録する主記憶領域１に加え、不正コピーを防止する特殊コードを記録する隠し記憶領域２を有し、該隠し記憶領域は、書込みプロテクト状態時は読出し許可状態にあり、そうでない時は読出し禁止状態にある。 - 特許庁

When it is decided that the secrecy level of a file exceeds a set value by a secrecy level deciding part 32, a save area preparation part 33 prepares an RAM disk as a storage area in a semiconductor memory composing a storage part 34 of a computer C for a terminal, and a material storage part 36 stores a file in the RAM disk.例文帳に追加

ファイルの機密レベルが設定値を超えることを機密レベル判定部３２で判定した場合には、保存領域作成部３３が端末用コンピュータＣの保存部３４を構成する半導体メモリに保存領域としてＲＡＭディスクを作成し、このＲＡＭディスクに対して資料保存部３６がファイルを保存する。 - 特許庁

An investigation control unit 12 compares investigation request information with present position information, and extracts a user ID corresponding to the present position information adapted to the present position information contained in the investigation request information from a present position table, and temporarily stores the extracted user ID (hereinafter, a first user group) in a semiconductor memory.例文帳に追加

調査制御部１１２は、調査依頼情報と現在位置情報とを比較し、調査依頼情報に含まれる現在位置情報と適合する現在位置情報に対応するユーザＩＤを現在位置テーブルから抽出し、抽出したユーザＩＤ（以下第１ユーザ群という）を半導体記憶装置に一時的に記憶する。 - 特許庁

In a nonvolatile semiconductor storage device 100 in which a memory cell 110 and a transistor 120 are formed on a silicon substrate 101, at least a sidewall 127 covering the side face of a high dielectric film 124 is formed across a lower gate 122 and a silicon gate 126 on the side face of a laminate film 120T configuring the transistor 120.例文帳に追加

メモリセル１１０とトランジスタ１２０とがシリコン基板１０１に形成された不揮発性半導体記憶装置１００において、トランジスタ１２０を構成する積層膜１２０Ｔの側面に、少なくとも高誘電体膜１２４の側面を覆うサイドウォール１２７を下部ゲート１２２からシリコンゲート１２６にかけて形成する。 - 特許庁

A laminated film MGD is laminated between a 1st conductivity- type semiconductor (P well W), where a channel of a memory transistor (M11a, etc.), is formed and a gate electrode (word line WL11, etc.), and formed of a plurality of dielectric film including charge storage means (carrier trap) which are made discrete in plane.例文帳に追加

メモリトランジスタ（Ｍ１１ａ等）のチャネルが形成される第１導電型半導体（ＰウェルＷ）とゲート電極（ワード線ＷＬ１１等）との間に積層され、平面的に離散化された電荷蓄積手段（キャリアトラップ）を内部に含む複数の誘電体膜からなる積層膜ＭＧＤが形成されている。 - 特許庁

After an output destination discrimination means 8 discriminates whether information received via a line is only displayed or recorded on a recording medium, where a display charge differs from a recording charge, in the case of discriminating an output destination of display only, the information is stored in a semiconductor memory 23, and a CRT 21 displays the information stored therein.例文帳に追加

回線を介して受信した情報に関し、課金額が異なる表示のみか記録媒体への記録かの判別を出力先判別手段８がしたあと、表示のみの出力先判別時、情報を記憶する半導体メモリ２３に記憶させそれに基づいてＣＲＴ２１で表示させる。 - 特許庁

The nonvolatile semiconductor memory device including two kinds of resistors comprises a lower electrode, a first resistance layer exhibiting at least two resistance patterns formed on the lower electrode, a second resistance layer having threshold switching characteristics formed on the first resistance layer, and an upper electrode formed on the second resistance layer.例文帳に追加

下部電極と、下部電極上に形成されて２種以上の抵抗パターンを示す第１抵抗層と、第１抵抗層上に形成され、スレショルドスイッチング特性を持つ第２抵抗層と、第２抵抗層上に形成された上部電極と、を備える二種の抵抗体を含む不揮発性メモリ素子。 - 特許庁

A semiconductor storage device comprises a memory cell including: a latch circuit comprised of a cross-coupled inverter having two data holding nodes connected to a first bit line; a first switch part provided between the first bit line and each of the data holding nodes of the inverter; and a first word line for controlling the conduction of the first switch part.例文帳に追加

第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続されたインバータからなるラッチ回路と、第１のビット線とインバータの各データ保持ノードとの間に設けられた第１のスイッチ部と、第１のスイッチ部の導通を制御する第１のワード線とを備えて構成されるメモリセルを備える。 - 特許庁

The semiconductor memory device is provided with: a wiring pattern 6 having an impedance element 7 as well as a usual wiring pattern 4 on lines between an output section for output buffers 1, 2 and an output pad 3 for leading a signal from the output section to an external device; and transfer gates 5, 8 for selecting one of the wiring patterns.例文帳に追加

出力バッファ１、２の出力部と、その出力部の信号を外部に導くための出力パッド３との間の線路に、通常の配線パターン４以外に、インピーダンス素子７を付した別の配線パターン６を備え、それらの配線パターンの中から一方を選択するためにトランスファゲート５、８を備える。 - 特許庁

After control clock signal generating circuits 1a to 1l convert plural external clock signals to plural internal clock signals having an internal signal level by each input buffer amplifier, and generate control clock signals controlling operation of a semiconductor memory based on converted plural internal clock signals.例文帳に追加

制御クロック信号発生回路１ａ乃至１ｌは、複数の外部クロック信号をそれぞれ各入力バッファアンプにより内部信号レベルを有する複数の内部クロック信号に変換した後、変換された複数の内部クロック信号に基づいて半導体記憶装置の動作を制御する制御クロック信号を発生する。 - 特許庁

The semiconductor memory device comprises a variable voltage source 1, the capacitor 2 connected to the voltage source 1, an overcurrent suppressing circuit 5, having a parallel connecting circuit of a first resistor 3 and a second resistor 4 having a larger resistance value than that of the first resistor 3, and a controller 8 connected to the suppressing circuit 5.例文帳に追加

可変電圧源１と、可変電圧源１に接続されたキャパシタ２と、キャパシタ２に接続された、第１の抵抗３及び第１の抵抗３よりも抵抗値が大きい第２の抵抗４の並列接続回路部からなる過電流抑制回路５と、過電流抑制回路５に接続された制御部８からなる。 - 特許庁

On the substrate of a semiconductor memory device, there are formed in succession extendedly from its drain region to its source region a first polysilicon layer 61 containing crystal grains having a smallest average size, a second polysilicon layer 62 containing crystal grains having a large average size, and a third polysilicon layer 63 containing crystal grains having still larger average size.例文帳に追加

基板上に、ドレイン領域からソース領域に向かって、平均的なサイズが最も小さい結晶粒を含む第１ポリシリコン層６１と、平均的に大きな結晶粒を含む第２ポリシリコン層６２と、さらに平均的に大きな結晶粒を含む第３ポリシリコン層６３とを順に形成する。 - 特許庁

The wall oxide film forming method of the flash memory element comprises a stage of offering a semiconductor substrate in which the trench has been formed, and a stage of forming the wall oxide film in the inner wall of the above-mentioned trench by performing the oxidation process by ISSG oxidation system in an atmosphere of H_2 and O_2.例文帳に追加

フラッシュメモリ素子のウォール酸化膜形成方法は、トレンチの形成された半導体基板を提供する段階と、Ｈ_２とＯ_２の雰囲気でＩＳＳＧ酸化方式によって酸化工程を行って前記トレンチの内側壁にウォール酸化膜を形成する段階とを含む構成としたことを特徴とする。 - 特許庁

In the nonvolatile semiconductor memory element of this structure by applying positive high voltage to a control gate 17, a writing operation is conducted in the MOS transistor 13 by FN tunneling; and by applying negative high voltage to the control gate 17, an erasing operation is conducted in the MOS transistor 13 by FN tunneling.例文帳に追加

上記構成の不揮発性半導体記憶素子において、制御ゲート１７への正の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで書き込み動作を行い、制御ゲートへの負の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで消去動作を行う。 - 特許庁

To provide a semiconductor memory and its data read method which can output data stably by making data read paths for read operation in which request for a frequency characteristic is large differ from those of read operation in which request for a frequency characteristic is relatively small.例文帳に追加

周波数特性に対する要求が大きい読出し動作時と周波数特性に対する要求が相対的に小さな読出し動作時のデータ読出し経路とを異なるようにすることによってデータを安定的に出力することができる半導体メモリ装置及びそのデータ読出し方法を提供する。 - 特許庁

In the semiconductor device, a sense amplifier circuit 40 comprises: first and second preamplifier sections 110 and 120 which are connected to a memory cell MC0 and a reference cell MCR0 that have been selected when data are read out; and a main amplifier section 100 for amplifying a difference voltage between an output voltage of the first preamplifier section and an output voltage of the second preamplifier section.例文帳に追加

半導体装置において、センスアンプ回路４０は、データ読出時に、選択されたメモリセルＭＣ０および参照セルＭＣＲ０と接続される第１、第２のプリアンプ部１１０，１２０と、第１のプリアンプ部の出力電圧と第２のプリアンプ部の出力電圧との差電圧を増幅するメインアンプ部１００とを含む。 - 特許庁

Shielding layers 17-1, 17-2, 17-3, etc., are arranged in the element isolation regions in such a manner that their bottom portions are lower than the channel regions and their upper portions are higher than at least the main surface of the semiconductor substrate to provide electric and magnetic shield between their storage layers and channel regions of adjacent memory cells.例文帳に追加

上記素子分離領域内には、下部がチャネル領域よりも低く、上部が少なくとも半導体基板の主表面よりも高い位置に形成され、隣接するメモリセルの電荷蓄積層とチャネル部分との間を電気的及び磁気的に遮蔽するシールド層１７−１，１７−２，１７−３，…が設けられている。 - 特許庁

To shorten an inspecting time, to extend a life of a probing needle, and not to mishandle information of a chip to be skipped at a second wafer inspection of a semiconductor integrated circuit to be inspected by a first wafer inspection as for memory part and a second wafer inspection of a logic part.例文帳に追加

メモリ部の検査としての第１ウェハー検査が行われ、次にロジック部の検査としての第２ウェハー検査が行われる半導体集積回路において、検査時間を短くするとともに、プローブ針の寿命を長くし、かつ第２ウェハー検査においてスキップするチップの情報を誤ることがないようにする。 - 特許庁

This semiconductor memory has such a feedback circuit that the potential of a read-out signal is not reduced in the next operation cycle even if the pre-charge potential of a bit lines BL is raised from 1/2 Vaa by feeding back variation of a pre-charge potential δ 1/2 Vaa of the bit line BL to a plate electrode of a cell capacitor.例文帳に追加

本発明の半導体記憶装置は、ビット線ＢＬのプリチャージ電位1/2Ｖaaの変動分δＶaaをセルキャパシタのプレート電極に帰還することにより、ビット線ＢＬのプリチャージ電位が1/2Ｖaaから上昇しても、次の動作サイクルにおいて読み出し信号の電位の低下を生じない帰還回路を有する。 - 特許庁

This semiconductor integrated circuit (1) is provided with a first operation mode for validating writing and erasure control for the non-volatile memory module by the successive instruction execution of the CPU and a second operation mode for validating writing and erasure control by the successive instruction execution of the local CPU which responds to a command issued by the CPU.例文帳に追加

不揮発性メモリモジュールに対する書込み及び消去制御をＣＰＵの逐次命令実行によって可能にする第１動作モードと、ＣＰＵから発行されたコマンドに応答するローカルＣＰＵの逐次命令実行によって書込み及び消去制御を可能にする第２動作モードとを有する。 - 特許庁

This semiconductor memory is provided with a first driving circuit 11 for driving a word line driving signal 15 toward first potential, a second driving circuit 12 for driving the word line driving signal 15 toward second potential, a third driving circuit 13 for driving the word line driving signal 15 toward third potential, and a driving control circuit 14.例文帳に追加

ワード線駆動信号１５を第１の電位に向けて駆動する第１の駆動回路１１と、ワード線駆動信号１５を第２の電位に向けて駆動する第２の駆動回路１２と、ワード線駆動信号１５を第３の電位に向けて駆動する第３の駆動回路１３と、駆動制御回路１４とを備える。 - 特許庁