「semiconductor memory」に関連した英語例文の一覧と使い方(231ページ目) - Weblio英語例文検索

In the semiconductor integrated circuit, during the reproduction of the stereoscopic view image, a main control part controls a switching part, stores data that belong to the plurality of the base view data blocks in a first area of a memory, and stores data that belong to the plurality of the dependent view data blocks in a second area.例文帳に追加

半導体集積回路では、立体視映像の再生時、主制御部が切替部を制御して、複数のベースビュー・データ・ブロックに属しているデータをメモリ内の第１の領域に格納させ、複数のディペンデントビュー・データ・ブロックに属しているデータを第２の領域に格納させる。 - 特許庁

In a data transfer device 13, a semiconductor memory is not loaded on a slot 32, and a reception mode is set when an empty CD-R is loaded in a CD-R drive 31, and transmitted data is recorded in the CD-R when the data is transmitted from the data transfer device 12.例文帳に追加

データ転送装置１３は、スロット３２に半導体メモリが装着されておらず、ＣＤ−Ｒドライブ３１に空のＣＤ−Ｒが装着されている場合、受信モードを設定し、データ転送装置１２からデータが送信されてきたとき、送信されてきたデータをＣＤ−Ｒに記録させる。 - 特許庁

The authentication label 11 is incorporated in a sheet member 12 with an IC tag 15 comprising a semiconductor memory part 13 for storing unique identification data identified by an impression and an antenna part 14 for transmitting/receiving the identification data, and can be attached to every type of form 21 used in financial institutions and the like.例文帳に追加

印影によって特定される固有の識別データを記憶する半導体メモリ部１３及び前記識別データを受発信するアンテナ部１４からなるＩＣタグ１５をシート部材１２に内蔵し、金融機関等に備える各種用紙２１に貼付可能な認証ラベル１１を形成した。 - 特許庁

When a variable resistance element of the semiconductor memory device is manufactured, an amorphous film 32 made of titanium silicon nitride is deposited on a conductive film 31 made of tungsten and a polycrystalline conductive film 33 made of titanium nitride is deposited thereupon to form a lower electrode 25.例文帳に追加

半導体記憶装置の抵抗可変素子を作製する際に、タングステンからなる導電膜３１上にチタンシリコン窒化物からなる非晶質膜３２を堆積させ、その上にチタン窒化物からなる多結晶導電膜３３を堆積させることにより、下部電極２５を形成する。 - 特許庁

Test operation of a semiconductor memory is performed based on an internal clock signal of a high frequency other than an external clock signal, one part of data of a test result obtained synchronizing with the internal clock signal is selected, and the selected data is given to a tester device synchronizing with the external clock signal.例文帳に追加

この発明は、外部クロック信号よりも高周波の内部クロック信号に基づいて半導体記憶装置のテスト動作を実施し、内部クロック信号に同期して得られたテスト結果のデータの一部を選択し、選択したデータを外部クロック信号に同期してテスタ装置に与えて構成される。 - 特許庁

In the semiconductor device for omitting a defective memory cell array by cutting a fuse pattern, there are comprised a fuse pattern 2 longitudinally arranged along a rectangular guard ring 1, and patterns 3a-3e which are connected to the fuse pattern 2 and led out of the guard ring 2 laterally along the guard ring pattern 2.例文帳に追加

ヒューズパターンの切断によって、不良メモリセルアレイを救済する半導体装置において、長方形のガードリング１の長手方向に沿って配置されるヒューズパターン２と、ヒューズパターン２と接続され、ガードリング１の短手方向に沿って、ガードリング２の外に引き出されるパターン３ａ〜３ｅとを備える。 - 特許庁

At this point, the length (t) of a part of the capacitor element 11 overlapping with the STI region 3 is so set as not to cause the semiconductor memory device to malfunction due to a leakage current which occurs in the STI region 3 due to stress near the capacitor element 11.例文帳に追加

ここで、容量素子１１近傍で発生するストレスに起因するＳＴＩ領域３のリーク電流によって半導体記憶装置が誤動作を起こさない範囲となるように、容量素子１１とＳＴＩ領域３とのオーバーラップ部の長さｔが設定されている。 - 特許庁

To provide a mold and an electronic device such as a semiconductor memory having a specific pattern which is directly recorded on a genuine item without impairing design while being simple in constitution to conduct reliable genuine/fake determination, and also hardly duplicated, and to provide a genuine/fake determination method.例文帳に追加

正規品本体に直接記録され、真贋判定パターンによる意匠性が損なわれることがなく、それでいて簡単・確実に真贋判定ができ、かつ容易に複製されることがないようにした成形体、半導体メモリ等の電子機器、及び真贋判定方法を提供する。 - 特許庁

The semiconductor device 100 includes a data memory element 40 having a variable resistor 42 and an electrode 44, and a control unit 30 which selects one of a first mode in which data is memorized as a value of resistance of the variable resistor 42, or a second mode in which data is memorized as a quantity of electric charge of the electrode 44.例文帳に追加

可変抵抗４２と電極４４を含むデータ記憶素子４０と、可変抵抗４２の抵抗値によりデータを記憶する第１モードと、電極４４に蓄えられた電荷量によりデータを記憶する第２モードと、を選択する制御部３０と、を具備する半導体装置１００。 - 特許庁

A semiconductor integrated circuit 100 is provided with a test mode setting circuit 5 detecting a test mode, a row decoder 7 and a word driver 8 controlling activation of a word line of a memory cell array 6, and a RXTM generating circuit 15 generating a word line driving signal for driving a word line.例文帳に追加

本発明に係る半導体集積回路１００は、テストモードを検知するテストモード設定回路５、メモリセルアレイ６のワード線の活性を制御するロウデコーダ７およびワードドライバ８、ならびにワード線を駆動するためのワード線駆動信号を発生するＲＸＴＭ発生回路１５を備える。 - 特許庁

An access control part of this semiconductor memory device allows write access for a specified period in timing for the above write enable signal to return to the inactive state, in the case a write enable signal supplied from an external device is changed to the active state indicating the demand of write-in of data .例文帳に追加

発明の半導体メモリ装置のアクセス制御部は、外部装置から供給されるライトイネーブル信号が、データの書き込み要求を示すアクティブ状態に変化する場合において、前記ライトイネーブル信号が非アクティブ状態に戻るタイミングに基づいて、一定の期間ライトアクセスを実行させる。 - 特許庁

The method for wiring the semiconductor integrated circuit comprises a step of extracting timing marginal information of each net from a timing verifying result obtained in a substantially wiring step and storing in a memory means, and a step of optimizing a wiring width of each net based on the timing marginal information to conduct a detailed wiring process.例文帳に追加

概略配線工程で得られたタイミング検証結果から各ネット毎のタイミング余裕情報を抽出して記憶手段に記憶するステップと、前記タイミング余裕情報を基に、各ネットの配線幅を最適化して詳細配線処理を行うステップと、含む。 - 特許庁

A method for manufacturing a semiconductor device comprises the step of simultaneously forming a gate insulating film of a MOS transistor by utilizing a step of forming a floating gate 14 and an oxide film 12 formed on the gate 14 of a split type nonvolatile memory cell and a step of forming a tunnel insulating film 16 formed on the oxide film.例文帳に追加

スプリット型の不揮発性メモリセルの浮遊ゲート１４上に形成される酸化膜１２の形成工程、及び浮遊ゲート１４と酸化膜上に形成されるトンネル絶縁膜１６の形成工程を利用して、ＭＯＳトランジスタのゲート絶縁膜を同時に形成した。 - 特許庁

This semiconductor memory is provided with a first pre-charge transistor 200 connecting a voltage source to one end side of a bit line when bit lines BLn, /BLn are pre-charged, and a second pre-charge transistor 220 connecting a voltage source to the other end side of a bit line when bit lines are pre-charged.例文帳に追加

この半導体記憶装置は、ビット線ＢＬｎ，／ＢＬｎをプリチャージする際に電圧源をビット線の一端側に接続する第１のプリチャージトランジスタ２００と、ビット線をプリチャージする際に電圧源をビット線の他端側に接続する第２のプリチャージトランジスタ２２０とを備える。 - 特許庁

The inventive nonvolatile memory element comprises a gate insulation film formed on a semiconductor substrate, a floating gate formed on the gate insulation film, a dielectric film of (TaO)1-x(TiO)xN covering the floating gate, and a control gate formed on the dielectric film.例文帳に追加

本発明にかかる不揮発性メモリ素子は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲートを覆い、（ＴａＯ）_1-x（ＴｉＯ）_xＮからなる誘電体膜、そして、誘電体膜の上部に形成されたコントロールゲートを備える。 - 特許庁

To provide a semiconductor device having a stack-capacitor structure in which the increase of a via-hole resistance is inhibited even by a high-temperature treatment in an oxygen atmosphere for improving the polarization characteristics of a ferroelectric capacitor, and which has excellent characteristics, and to provite its manufacturing method and the ferroelectric memory using it.例文帳に追加

強誘電体キャパシタの分極特性改善のため、酸素雰囲気での高温処理を行ってもビアホール抵抗の増大が抑えられ良好な特性のスタックキャパシタ構造を有する半導体装置及びその製造方法及びこれを用いた強誘電体メモリを提供する。 - 特許庁

To provide a semiconductor integrated circuit device which makes a high yield and high reliability possible by enhancing the detection capability of the verification of an OTP (One-Time Programmable) memory using an electric fuse, re-programming and relieving a detected failed bit, and a program method therefor.例文帳に追加

電気ヒューズを用いたＯＴＰメモリのベリファイの検知能力を向上させ、検出された不良ビットを再プログラムして救済することにより、高歩留まり、高信頼性を可能にする半導体集積回路装置及びそのプログラム方法を提供することを目的としている。 - 特許庁

The semiconductor device having the word line reset to a negative level when it is not selected is provided with the sequence circuit (23, 24, 26) that clamps the word line to a prescribed level until a prescribed power supply voltage applied to a memory cell connected to the word line reaches the prescribed level.例文帳に追加

非選択時に負電位にリセットされるワード線を有する半導体装置において、電源起動時、ワード線に接続されるメモリセルに供給する所定の電源電圧が所定の電位に達するまでは、ワード線を所定電位にクランプするシーケンス回路（２３、２４、２６）を具備する。 - 特許庁

The delay circuit 43 responds to a first clock lagging by the prescribed phase difference for a system clock applied from the outside of a synchronous semiconductor memory, and delays a read-out information signal outputted from the read-out information signal generating circuit 41 by one cycle of the first clock.例文帳に追加

遅延回路４３は、同期式半導体メモリ装置の外部から印加されるシステムクロックに対して所定の位相差だけ遅れる第１クロックに応答し、読出し情報信号発生回路４１から出力される読出し情報信号を前記第１クロックの１サイクルだけ遅延させる。 - 特許庁

A NAND type memory 1 has a tunnel insulation layer 12, a charge storage layer 13, and a charge block layer 14, provided on an upper surface of a semiconductor substrate 11, and a plurality of control gate electrodes 15 and inter-cell insulating films 16 are provided thereupon alternately in a channel-length direction.例文帳に追加

ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。 - 特許庁

To provide a semiconductor memory having a row repair circuit in which a plurality of redundant word liens are arranged in a plurality of cell array blocks by the prescribed number of pieces respectively in the same way, and repair efficiency is improved by enabling to repair a defective word line for any cell array block.例文帳に追加

複数個のリダンダントワードラインを、複数のセルアレイブロックにそれぞれ所定個数ずつ同様に配置し、どのセルアレイブロックであっても欠陥のあるワードラインをリペア可能とすることによりリペア効率を向上させるようにした、ローリペア回路を有する半導体メモリ装置を提供すること。 - 特許庁

The semiconductor memory is provided with a sense amplifier SA, a pair of bit lines BLT, BLB, a transfer switch SW provided between the sense amplifier SA and the pair of bit lines BLT, BLB, a pre-charge circuit PC pre-charging the sense amplifier SA and the pair of bit lines BLT, BLB to the same potential, and a control circuit CTL.例文帳に追加

センスアンプＳＡと、ビット線対ＢＬＴ，ＢＬＢと、センスアンプＳＡとビット線対ＢＬＴ，ＢＬＢとの間に設けられたトランスファースイッチＳＷと、センスアンプＳＡとビット線対ＢＬＴ，ＢＬＢを同電位にプリチャージするプリチャージ回路ＰＣと、制御回路ＣＴＬとを備える。 - 特許庁

To obtain a method of vapor depositing a compound semiconductor which can reduce the change of electrical characteristics before or after the epitaxial wafer such as a HEMT (high electron mobility transistor) , etc. with a non-alloy layer using an H_2Se is grown, that is, which can reduce the memory effect of the H_2Se in a reaction furnace.例文帳に追加

Ｈ_２Ｓｅを用いたノンアロイ層付ＨＥＭＴ等のエピウェハを成長する前後での電気的特性の変動を低減すること、すなわち反応炉内のＨ_２Ｓｅのメモリー効果を低減することが可能な化合物半導体の気相成長方法を得ること。 - 特許庁

To obtain a semiconductor device provided with a memory cell and a peripheral circuit having openings of different aspect ratio on the same substrate wherein a barrier metal is formed with good coverage in the opening and contact resistance of a plug and a bit line provided in the opening and a polysilicon plug is stabilized and reduced.例文帳に追加

メモリセル部と周辺回路部とを同一基板上に設けた半導体装置が異なるアスペクト比の開口を有し、この開口にカバレッジ性の良い開口内バリアメタルを形成するとともに、開口に設けたプラグとビット線およびポリシリコンプラグとのコンタクト抵抗の安定化、低減化をはかる。 - 特許庁

This circuit is a semiconductor integrated circuit having a load circuit 8 including a volatile memory, in a standby state of a semiconductor integrated circuit, supplying electric power to the load circuit 8 is stopped for the prescribed period, while data stored in the load circuit 8 is held by supplying refresh-voltage to the load circuit 8 after elapsing the prescribed period.例文帳に追加

揮発性のメモリを含む負荷回路８を有する半導体集積回路であって、半導体集積回路の待機状態においては、負荷回路８への電力供給を所定期間中止すると共に、該所定期間経過後に負荷回路８へリフレッシュ電圧を供給することにより負荷回路８に記憶されているデータを保持することを特徴とする半導体集積回路を提供する。 - 特許庁

The manufacturing method of the semiconductor storage device comprises the steps of forming a floating gate formed via a tunnel oxide film on a semiconductor substrate between a source region and a drain region formed on the substrate in a laminated structure of a first conductive film and a second conductive film, and constituting a memory cell having a control gate formed on the floating gate via the interlayer capacitive film.例文帳に追加

半導体基板上に形成されたソース領域とドレイン領域との間の前記半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートが第１導電膜と第２導電膜より積層構造に形成され、前記フローティングゲート上に層間容量膜を介して形成されたコントロールゲートとを備えたメモリセルより構成される半導体記憶装置により、上記の課題を解決する。 - 特許庁

The semiconductor memory device comprises a transistor formed on a semiconductor substrate; the capacitor which is formed above the transistor and comprises a bottom electrode, a dielectric film, and a top electrode; semi-insulation layer which is formed on the side face of the top electrode and is a reformed top electrode; insulation film so formed as to coat the capacitor; and interconnection connected to the top electrode.例文帳に追加

本発明の１態様による半導体記憶装置は、半導体基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、下部電極、誘電体膜、及び上部電極を含むキャパシタと、前記上部電極の側面に形成され、この上部電極を改質した半絶縁層と、前記キャパシタを覆って形成された絶縁膜と、前記上部電極に接続する配線とを具備する。 - 特許庁

The method of manufacturing a semiconductor memory device includes steps of: forming a floating gate electrode FG above a semiconductor substrate 101; forming an electrode-to-electrode insulating film 108 above the floating gate electrode FG; forming a radical nitride film 109 on the surface of the insulating film 108 through radical nitriding; and forming a control gate electrode CG on the radical nitride film 109.例文帳に追加

半導体記憶装置の製造方法は、半導体基板１０１の上方に浮遊ゲート電極ＦＧを形成する工程と、この浮遊ゲート電極ＦＧの上方に電極間絶縁膜１０８を形成する工程と、ラジカル窒化により、電極間絶縁膜１０８の表面にラジカル窒化膜１０９を形成する工程と、このラジカル窒化膜１０９上に制御ゲート電極ＣＧを形成する工程とを具備する。 - 特許庁

A nonvolatile memory element comprises a semiconductor substrate, a tunnel oxide film formed on one region of the semiconductor substrate, the floating gate of a trench structure formed on the tunnel oxide film, a control gate formed in the internal space of the trench structure of the floating gate, and an insulating film between the gates formed between the floating gate and the control gate.例文帳に追加

本発明に係る不揮発性メモリ素子は、半導体基板と、前記半導体基板の一領域上に形成されるトンネル酸化膜と、前記トンネル酸化膜上に形成されるトレンチ構造の浮遊ゲートと、前記浮遊ゲートのトレンチ構造の内部空間に形成される制御ゲートと、前記浮遊ゲートと制御ゲートの間に形成されるゲート間の絶縁膜とを含んで構成されることを特徴とする。 - 特許庁

The memory element includes a first and second impurity areas in which one substance among Sb, Ga, or Bi is contained as a dopant and are formed on a semiconductor substrate, respectively, a dielectric film which is formed adjacent to each of the first and second regions on the semiconductor substrate and contains an charge storage layer and a high dielectric layer, and a gate electrode layer formed on the dielectric film.例文帳に追加

半導体基板にＳｂ、ＧａまたはＢｉのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第１及び第２不純物領域と、半導体基板上に第１及び前記第２不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子。 - 特許庁

To provide a nonvolatile semiconductor storage device capable of stably rewriting data to a storage area by preventing power source voltage from decreasing in the nonvolatile semiconductor storage device having the storage area consisting of a plurality of electrically rewritable nonvolatile memory cells and a boosting circuit for boosting the power source voltage to generate voltage required to rewrite the storage area.例文帳に追加

電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域と、電源電圧を昇圧して、前記記憶領域の書き換えに必要な電圧を発生する昇圧回路とを有する不揮発性半導体記憶装置において、装置内部での電源電圧の低下を防止し、安定して記憶領域へのデータの書き換えが可能な不揮発性半導体記憶装置を提供する。 - 特許庁

A manufacturing method of a nonvolatile semiconductor memory device of an embodiment includes: a step of forming a lower electrode on a semiconductor substrate 9; a step of forming a variable resistance layer 11 containing a carbon nanotube on the lower electrode; an irradiation step of irradiating the variable resistance layer with an electron beam or a photon beam; and a step of forming an upper electrode on the variable resistance layer after the irradiation step.例文帳に追加

実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板９上に、下部電極を形成する工程と、前記下部電極の上にカーボンナノチューブを含む可変抵抗層１１を形成する工程と、前記可変抵抗層に電子線或いは光子線を照射する照射工程と、前記照射工程の後に、前記可変抵抗層の上に上部電極を形成する工程とを含む。 - 特許庁

To provide an addressing circuit of a semiconductor memory element, and to provide its data addressing method, wherein data can be quickly inputted without address comparison for data addressing or redundancy operation by: sequentially transferring input data, when the data are sequentially input, by utilizing shift registers successively arranged; and transferring the data to the next register by skipping data storage of the shift register corresponding to a memory cell array with a deficiency.例文帳に追加

入力データが順次入力される場合、順次配列されたシフトレジスターを利用して入力データを順次伝送し、欠陷のあるメモリセルアレイに対応するシフトレジスターはデータ格納をスキップして次のレジスター部にデータを伝送することで、データアドレシング動作またはリダンダンシー動作の時アドレス比較動作なしに速やかにデータを入力することができる半導体メモリ素子のアドレシング回路及びこれのデータアドレシング方法を提供する。 - 特許庁

In this synchronous type semiconductor memory element, the memory element is set by the last data strobe trailing pulse DSFP corresponding to a write-in command, and an alignment hold signal reset by a data input clock DINCLK corresponding to the write-in command is added and generated, the alignment hold signal masks an effect that the data strobe trailing pulse DSFP is applied to a data alignment part in a period in which a glitch occurs.例文帳に追加

本発明の実施形態に係る同期式半導体メモリ素子は、該当書き込みコマンドに対応する最後のデータストローブ立ち下がりパルスＤＳＦＰによってセットされ、該当書き込みコマンドに対応するデータ入力クロックＤＩＮＣＬＫによってリセットされる整列保持信号を追加生成し、前記整列保持信号は、グリッチが発生する期間において、データストローブ立ち下がりパルスＤＳＦＰがデータ整列部に印加されることをマスキングする。 - 特許庁

This semiconductor memory to which a clock signal CLK, an address signal and signals for a command bWE, bCS and bRASCAS are inputted and which writes or reads data to/from a memory cell designated by the address signal, fetches the address signal and the signals for a command and writes and reads the data while synchronizing with both the rise and the fall of the clock signal is provided.例文帳に追加

クロック信号ＣＬＫ、アドレス信号、コマンド用信号ｂＷＥ、ｂＣＳ、bRASCASが入力され、前記アドレス信号によって指定されたメモリセルに対してデータの書き込みまたは読み出しを行い、かつ前記コマンド用信号をデコードして動作を指定する半導体メモリであって、前記アドレス信号、コマンド用信号の取り込み、及び前記データの書き込みと読み出しを、前記クロック信号の立ち上がりと立ち下がりの両方に同期して行う。 - 特許庁

This semiconductor disk controller controlling data exchange between the outside and a flash memory includes a flash interface interfacing with the flash memory, a host interface interfacing with the outside, a first clock generator supplying a first drive clock to the host interface, and a second clock generator supplying a second drive clock within a frequency division range different from that of the first drive clock to the flash interface.例文帳に追加

本発明は外部とフラッシュメモリとの間のデータ交換を制御する半導体ディスク制御装置に関するもので、前記フラッシュメモリとインターフェーシングするフラッシュインターフェース、外部とインターフェーシングするホストインターフェース、前記ホストインターフェースに第１駆動クロックを供給する第１クロック発生器、前記フラッシュインターフェースに前記第１駆動クロックとは異なる周波数分周範囲の第２駆動クロックを供給する第２クロック発生器を含む。 - 特許庁

The semiconductor integrated circuit comprises nonvolatile memory elements (PM1, PM2) which have first electrodes, first drain electrodes, floating gate electrodes and control gate electrodes and can have different threshold voltages, and read transistor elements DM1, DM2 which have second source electrodes and second drain electrodes, use the floating gate electrodes as gate electrodes and can have different mutual conductances, according to the threshold voltages of the nonvolatile memory elements.例文帳に追加

半導体集積回路は、第１ソース電極、第１ドレイン電極、フローティングゲート電極及びコントロールゲート電極を有し、異なる閾値電圧を持つ事が可能な不揮発性記憶素子（ＰＭ１，ＰＭ２）と、第２ソース電極及び第２ドレイン電極を有し前記フローティングゲート電極をゲート電極とし前記不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つ事が可能な読み出しトランジスタ素子（Ｄｍ１，ＤＭ２）とを有する。 - 特許庁

In a semiconductor inspection apparatus having a loop counter counting a loop count of loop instructions for generating a pattern address to be given to pin electronics for DUT testing and the fail memory for storing information related to DUT pass/fail, the fail memory stores necessary information only when count output data of the loop counter change in an all trace mode which captures respective data in all inspection cycles.例文帳に追加

ＤＵＴのテストのためにピンエレクトロニクスに与えるパターンアドレスを発生するためのループ命令のループ回数をカウントするループ回数カウンタと、ＤＵＴのパス／フェイルに関する情報を格納するフェイルメモリを有する半導体検査装置において、前記フェイルメモリは、全ての検査サイクルで各データを取り込むオールトレースモード設定状態では、前記ループ回数カウンタのカウント出力データが変化した時にだけ必要な情報を格納することを特徴とするもの。 - 特許庁

As in the above mentioned case, suffering losses as a result of the Asian financial crisis, Korean semiconductor company Hynix Semiconductor was granted certain subsidies including new loans and debt relief by financial institutions, including banks managed by the Korean Government. Concerned that DRAMs produced by Hynix was causing injury to domestic industry in Japan, Elpida Memory Inc. and Micron Japan, Ltd. submitted a petition to the Government of Japan on June 16, 2004, requesting that countervailing duties be imposed upon Korean imports of DRAMs.例文帳に追加

上記と同様、アジア通貨危機を機に深刻な経営危機に陥った韓国ハイニックス社が、韓国政府系金融機関から新規融資、債務免除等の支援措置を受けて、DRAMを輸出したことにより、国内産業に損害を与えている疑いがあるとして、2004年６月16日、我が国半導体企業２社（エルピーダメモリ株式会社及びマイクロンジャパン株式会社）から相殺関税課税申請が提出された。 - 経済産業省

To provide a semiconductor-testing device for improving the degree of design freedom and reducing manufacturing costs of a probe card, or the like by enhancing the degree of freedom for correlating a comparator for comparing a signal from a DUT with a prescribed expectation value to a fail memory for storing fail information, namely the comparison result.例文帳に追加

ＤＵＴからの信号と所定の期待値との比較を行う比較器とその比較結果であるフェイル情報を記憶するフェイルメモリとの対応付けの自由度を高め、これによりプローブカード等の設計自由度の向上及び製造コストの削減を図ることができる半導体試験装置を提供する。 - 特許庁

A semiconductor integrated circuit device is composed of memory cell array regions 101 which are arranged in parallel along lateral long sides, two pad regions 102 which are provided with pads disposed in rows and each arranged near short sides, and a peripheral circuit element region 103 located between the two pad regions 102.例文帳に追加

左右両長辺寄りに並行に配置したメモリセルアレイ領域１０１と、この二つのメモリセルアレイ領域１０１の中央部で、且つ上下各短辺側に複数列のパッドを設けた二つのパッド領域１０２と、この二つのパッド領域１０２の中間に配置した周辺回路素子領域１０３とを構成する。 - 特許庁

In this non-volatile semiconductor memory, a constant current circuit C0 is arranged in parallel to a NMOS diode N5 converting the detected current of an array cell side into voltage, and a constant current circuit C1 is arranged in parallel to a NMOS diode N6 converting the detected current of a reference cell side into voltage.例文帳に追加

本発明の不揮発性半導体記憶装置では、アレイセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ５と並列に定電流回路Ｃ０を配置し、リファレンスセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ６と並列に定電流回路Ｃ１を配置する。 - 特許庁

To provide a semiconductor device having an arrangement for suppressing occurrence of malfunction in the machining process as much as possible when a transistor provided with a memory cell area and a peripheral circuit area, such as a NAND flash, and having an LDD structure in the peripheral circuit area is fabricated; and to provide its fabrication process.例文帳に追加

ＮＡＮＤフラッシュ等のメモリセル領域および周辺回路領域を備え、周辺回路領域にＬＤＤ構造を有するトランジスタを形成する場合に、加工工程で不具合が発生するのを極力抑制することができる構成を備えた半導体装置及びその製造方法を提供する。 - 特許庁

To provide a process for spin-on depositing a silicon dioxide-containing film under oxidative conditions for gap-filling in high aspect ratio features for shallow trench isolation used in memory and logic circuit-containing semiconductor substrates, such as, silicon wafers having one or more integrated circuit structures contained thereon.例文帳に追加

記憶及び論理回路を含む半導体基材、例えば、１つ又は複数の集積回路構造をその上に有するシリコンウェハにおいて用いられるシャロートレンチアイソレーションのための高アスペクト比の特徴のギャップを充填するための酸化条件下で二酸化ケイ素含有膜をスピンオン堆積させる方法を提供する。 - 特許庁

To provide a semiconductor memory and its test method in which a temperature characteristic at the time of read-out of a bit line can be sufficiently guaranteed, over-erasion bits can be detected efficiently, and an over- erasion state for the bits can be stably prevented efficiently and in the best state.例文帳に追加

ビット線の読み出し時の温度特性を十分保証することができ、さらに過消去ビットを効率的に検出することができるとともに、それらのビットに対する過消去状態の回避を、効率的にかつ最良の状態で安定して行うことができる半導体記憶装置およびその検査方法を提供する。 - 特許庁