「single cpu」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

When receiving the depression report, the CPU 12 accesses a ROM 9 to read out a character (function) corresponding to a single depression of the operation key 101, and the read-out character is displayed on a display part 6 as a selected character.例文帳に追加

ＣＰＵ１２は押下通知を受け取ると、ＲＯＭ９にアクセスし、操作キー１０１を一回押下した場合に対応する文字（機能）を読み出し、読み出した文字を選択されている文字として表示部６に表示させる。 - 特許庁

In this single-chip microcomputer, a number of clocks equivalent to a response period after an interrupt request signal to an INTC section 16, until an INTAK 19 is outputted from a CPU 10 is set in advance to a timing control section 15.例文帳に追加

タイミングコントロール部１５には、ＩＮＴＣ１６へ割込み要求信号７が出力されてからＣＰＵ１０よりＩＮＴＡＫ１９が出力されるまでのレスポンス期間に相当するクロック数が予め設定されている。 - 特許庁

The present invention relates to a clock for operating a CPU or a peripheral circuit being used for one or more computers, and a peripheral device or an external device which utilizes the clock is operated by using a clock generated from a single reference clock.例文帳に追加

一台または複数台のコンピュータで使われているＣＰＵや周辺回路を動作させるクロックと、クロックを利用する周辺機器又は外部機器を、単一の基準クロックから生成したクロックを用いて動作させる。 - 特許庁

To provide an information processor for preventing data from being guessed from current consumption by reducing relevancy between data to be read from a storage device and current consumption in reading data by using a single CPU.例文帳に追加

シングルＣＰＵを用いて、記憶装置から読み出すデータと、このデータを読み出す際の消費電流との関連性を減らして、消費電流からデータを推測することを防止することができる情報処理装置を得ること。 - 特許庁

Every time a photographic picture from an A/D converter 16 is recorded onto a recording medium 42 by a recording/reproducing control circuit 38, a CPU 46 prepares the play list automatically as the connection of single cut and records it on both of the recording mediums 42 and 44.例文帳に追加

ＣＰＵ４６は、Ａ／Ｄ変換器１６からの撮影画像を記録再生制御回路３８により記録媒体４２に記録する度に、単純カットの連結として自動的にプレイリストを作成し、記録媒体４２，４４の両方に記録する。 - 特許庁

When being successful in a mini game executed when a winning combination is only a single small winning combination of watermelon (S402), an image control CPU 81 refers to a point drawing table (refer to the figure 15(a)) and executes point drawing corresponding to a setting value (S403).例文帳に追加

画像制御ＣＰＵ８１は、当籤役が単独のスイカの小役だけである場合に行われるミニゲームに成功すると（Ｓ４０２）、ポイント抽籤テーブル（図１５（ａ）参照）を参照し、設定値に応じてポイント抽籤を行う（Ｓ４０３）。 - 特許庁

The electronic camera is characterized, in that at least two chips of a CPU 71 for controlling camera operations and a rewritable nonvolatile storage device 72 for storing a start program and a main body program are configured as a single module 7.例文帳に追加

カメラ動作を制御するＣＰＵ７１と、起動プログラム及び本体プログラムが記録される書き換え可能な不揮発の記憶装置７２との少なくとも２つのチップが１つのモジュール７として構成されてなることを特徴とする電子カメラ。 - 特許庁

A CPU of the control unit synchronously and sequentially acquires a cell resistance of each single cell and each value of a cell voltage so as to calculate a rate of change with time ΔR/Δt of the cell resistance and a rate of change with time ΔV/Δt of the cell voltage respectively.例文帳に追加

制御ユニットのＣＰＵは、各単セルのセル抵抗、および、セル電圧の各値を同期して順次取得し、セル抵抗の時間的変化率ΔＲ／Δｔ、および、セル電圧の時間的変化率ΔＶ／Δｔを、それぞれ算出する。 - 特許庁

When a specified address outputted from a CPU 4 is correspondent to the interruption vector, the interruption vectors J_1 to J_n are fetched from the internal ROM 11 in the single chip mode and the interruption vectors L_1 to L_n are fetched in a test mode respectively.例文帳に追加

ＣＰＵ４から出力された指定アドレスが割り込みベクトルに対するものであった場合、シングルチップモードでは内部ＲＯＭ１１から割り込みベクトルＪ_1〜Ｊ_nが、テストモードでは内部ＲＡＭ１０から割り込みベクトルＬ_1〜Ｌ_nが、それぞれフェッチされる。 - 特許庁

To provide a cache memory controller capable of performing invalidation processing, copy-back processing of only a data block in an area specified by a single request from a CPU, reducing processing time required for invalidation and copy-back and enhancing use efficiency.例文帳に追加

ＣＰＵからの１回の要求により指定した領域内のデータブロックのみをインバリデート処理、コピーバック処理することができ、インバリデートやコピーバックに要する処理時間を削減し、使用効率を高めることができるキャッシュメモリ制御装置を得る。 - 特許庁

This method and architecture is for a host 302 having the processing capacity of a CPU level for accessing to a nonvolatile random access memory (NVRAM) and, at least, a single controller 306 via a simple 3-wire/4-wire mechanism.例文帳に追加

本発明は、単純な３線／４線メカニズムを介して不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）と少なくとも１つのコントローラ３０６とにアクセスするためＣＰＵレベルの処理容量を具備したホスト３０２に対して方法およびアーキテクチャを提供する。 - 特許庁

An analog detection signal in response to rotation of a rotary shaft 13 of a DD motor 10 is obtained from a single-polar and multipolar resolvers 11, 12, and an RD converter 21 digitalizes the detection signal to be output to a CPU 22 as an RD output data.例文帳に追加

単極及び多極レゾルバ１１，１２からＤＤモータ１０の回転軸１３の回転に応じたアナログ検出信号が得られ、ＲＤコンバータ２１はその検出信号をデジタル化しＲＤ出力データとしてＣＰＵ２２に出力する。 - 特許庁

A CPU 41 of a digital copier 11 equipped with E-mail transmitting function recognizes two or more reception side addresses set at single E-mail, and carries out a group division for two or more addresses based on a domain name contained in the reception side mail addresses.例文帳に追加

電子メール送信機能を備えたデジタル複写機１１のＣＰＵ４１は、一の電子メールに設定された複数個の受信側メールアドレスを認識し、受信側メールアドレスに含まれるドメイン名に基づいて、複数個の宛て先をグループ分けする。 - 特許庁

The system comprises: a scanner 13; a table T1 that shows a selection history of a plurality of character strings; an operation part 11; and a frame memory M that stores only a single image, and has a display part 12 that displays an image stored in the frame memory M, and a CPU 17.例文帳に追加

スキャナ１３と、複数の文字列の選択履歴を示すテーブルＴ１と、操作部１１と、画面を１枚だけ記憶するフレームメモリＭを備え、フレームメモリＭに記憶されている画面を表示する表示部１２と、ＣＰＵ１７とを有する。 - 特許庁

When data consisting of a header and a data are transferred mutually between input/output equipment and a core 10, a CPU 123 compares and verifies a data transfer time lag time with the time for assembling the header and data into a single packet to control switching between an individual transfer for the header and data and a transfer for assembling the header and data into a single packet.例文帳に追加

入出力機器とコア部１０との相互間において、ヘッダ部とデータ部からなるデータを転送する際に、データ転送タイムラグ時間とヘッダ部とデータ部を１つのパケットに組み立てる組立時間とをＣＰＵ１２３が比較検証して、ヘッダ部とデータ部との個別転送処理と、ヘッダ部とデータ部とを１つのパケットとして組立てる転送処理とを切り替え制御する構成を特徴とする。 - 特許庁

When a transmission request of a frame is received from the receiver side, a system control CPU 11 controls the transmission of a single frame which is lastly stored among the low-resolution motion images stored in the buffer memory 16 to the receiver side via a network 2.例文帳に追加

システム制御ＣＰＵ１１は、受信側からフレームの送信要求が受信された場合、ネットワーク２を介した、バッファメモリ１６に記憶されている解像度の低い動画像のうちの、最後に記憶された１つのフレームの受信側への送信を制御する。 - 特許庁

The wireless communication terminal is provided with a reception section 100 of a single superheterodyne structure, an analog/digital converter section 113 that quantizes IQ signals outputted from the reception system 100 into 16-bit data, a root Nyquist filter 115, a logic circuit section 119, a DSP(digital signal processor) 121, and a CPU 123.例文帳に追加

シングルスーパーヘテロダイン構造の受信系１００、受信系１００から出力されたＩＱ信号を１６ビットに量子化するＡ／Ｄ変換部１１３、ルートナイキストフィルタ１１５、論理回路部１１９、ＤＳＰ１２１およびＣＰＵ１２３を備えている。 - 特許庁

A register with the same size as data bus width of the memory is provided, required pieces of data are successively selected from the register after storing the data (with the size of the data bus width of the memory) read from the memory in a single access in the register and outputted to a processor such as a CPU that issues a read request.例文帳に追加

メモリのデータバス幅と同サイズのレジスタを設け，メモリから１回のアクセスで読み出したデータ（メモリのデータバス幅サイズ）を該レジスタに格納した後に，必要なデータを該レジスタから順次選択し、リード要求したＣＰＵ等の処理装置に出力する。 - 特許庁

The CPU 101 lets the accepted single trigger correspond to each of the participation demands accepted from a plurality of external terminals, and makes the connection setting which participates in the radio network for each of the plurality of external terminals in response to each participation demand.例文帳に追加

ＣＰＵ１０１は、受け付けた１つのトリガに対して、複数の外部端末から受け付けた参加要求のそれぞれを対応させ、それぞれの参加要求に応答して複数の外部端末のそれぞれを無線ネットワークに参加させる接続設定を行う。 - 特許庁

A current flowing in a single-phase three-wire electric path 15 is detected by a current sensor 19, a thyristor SCR of a driving circuit 21 is turned on by the CPU 16 through a photo coupler 22 when an overcurrent has flowed, and a tripping coil 10 is driven to open a main contact point 9.例文帳に追加

単相３線式電路１５に流れる電流を電流センサ１９で検出し、過電流が流れたときに、ＣＰＵ１６によりフォトカプラ２２を介して駆動回路２１のサイリスタＳＣＲをターンオンさせ、トリップコイル１０を駆動して主接点９を開く。 - 特許庁

If a single CPU 1020 (display control means) bears the display controls, this machine has an advantage that the burden of a main control part 200 wholly controlling the operations of the game machine and inspection quantity of the inspection mechanism for inspecting it can be reduced.例文帳に追加

また、単一のＣＰＵ１０２０（表示制御手段）がこれらの表示制御を担うようにすれば、遊技機を全体的に動作制御する主制御部２００の制御負担やこれを検査する検査機関での検査量を低減できるという利点も有する。 - 特許庁

Even when the emulator tries to turn off the trace flag of a CPU 1 during the execution of all-instruction tracing, an all-istruction tracing single step interruption processing program prevents the trial, collects all- instruction tracing data and even when the emulator turns on the tracing flag of the CPU 1, the program turns off the flag and does not collect the all- instruction tracing data.例文帳に追加

全命令トレース実行中時にエミュレータがＣＰＵのトレースフラグをオフにしようとしても、全命令トレース用シングルステップ割り込み処理プログラムがそれを阻止し、全命令トレースデータの収集を行い、また全命令トレース仮停止中時にエミュレータがＣＰＵのトレースフラグをオンにしても、全命令トレース用シングルステップ割り込み処理プログラムがオフに戻し、この時全命令トレースデータの収集を行わない。 - 特許庁

This single chip microcomputer 10 comprises a storage part 26 for successively storing, when giving an interruption request from an ICU 25 to a CPU 21, its interruption factor and a program execution address at the time the CPU 21 accepts the interruption request in association with each other; and an external read-out part 27 for reading the storage content of the storage part 27 and outputting it to the outside.例文帳に追加

ＩＣＵ２５からＣＰＵ２１に対して割り込み要求が与えられた場合に、その割り込み要因とＣＰＵ２１が割り込み要求を受け付けた時点のプログラム実行アドレスとを互いに対応付けて逐次記憶する記憶部２６と、記憶部２６の記憶内容を読み取り、かつこれを外部に出力する外部読出部２７と、を備えてシングルチップマイクロコンピュータ１０を構成するようにしている。 - 特許庁

The signal processing circuit 24 is equipped with a ROM 41 which stores data needed for the variety of signal processing as a single memory element, a ROM control circuit 42 which controls the ROM 41 to read out the data stored in the ROM 41, and a CPU 43 which controls individual circuits.例文帳に追加

信号処理回路２４は、各種信号処理に必要なデータを一つのメモリ素子として格納するＲＯＭ４１と、このＲＯＭ４１を制御して、ＲＯＭ４１に格納されたデータを読み出すＲＯＭ制御回路４２と、各回路を制御するＣＰＵ４３とを設けて構成されている。 - 特許庁

Then, double precision words and/or plural pairs of single precision words are loaded and stored between a floating point co-processor and a memory, and a Boolean result obtained by comparing two floating points in a floating point unit 265 is stored in an integer register in a CPU 201.例文帳に追加

浮動小数点コウプロセッサとメモリとの間で、倍精度ワード及び／又は複数対の単精度ワードをロードすると共に記憶し、その上にＣＰＵ（２０１）内の整数レジスタ内で浮動小数点ユニット（２６５）における２つの浮動小数点数を比較したブール結果を記憶する例が与えられている。 - 特許庁

A CPU 31 of the ECU 20 has a single transmission port 31e for sending the information request signal to the plurality of load sensors 14a-14d; and the same number of first through fourth reception ports 31a-31d for receiving the load information signals resulted from the responses of the load sensors 14a-14d.例文帳に追加

ＥＣＵ２０のＣＰＵ３１は、複数の荷重センサ１４ａ〜１４ｄに情報要求信号を送信する単独の送信ポート３１ｅと、これら荷重センサ１４ａ〜１４ｄが応答する荷重情報信号を受信する同数の第１〜第４受信ポート３１ａ〜３１ｄとを備えている。 - 特許庁

The CPU section computes a normalization correlation value with a second single data array provided by converting the model image in accordance with the same predetermined rule, and determines whether or not it agrees with the model image according to whether or not the normalization correlation value is over a predetermined threshold.例文帳に追加

そして、ＣＰＵ部は、モデル画像を同一の所定の規則に従い変換した単一の第２のデータ配列との正規化相関値を算出し、その正規化相関値が所定のしきい値を超過しているか否かに応じて、モデル画像と合致するか否かを判定する。 - 特許庁

A CPU 106 generates an SP file containing one image specified by a user from within an MP file containing a plurality of images in a single image file recorded in a memory card 110a, and records the generated SP file into the memory card 110a.例文帳に追加

ＣＰＵ１０６は、メモリカード１１０ａに記録されている、１つの画像ファイル内に複数の画像を含んでいるＭＰファイル内から、使用者によって指定されたいずれか１つの画像を含んだＳＰファイルを生成し、生成したＳＰファイルをメモリカード１１０ａに記録する。 - 特許庁

The input device and input method use in a mouse body 20 a CPU 49 capable of switching between various functions and function selecting switches 42L and 42R, enable direct connection or data transmission to a display 33 of a host computer 32, and enable a single wheel scan to control an image 29.例文帳に追加

マウス本体２０内に各種機能切換可能なＣＵＰ４９及び機能選択用スイッチ４２Ｌ、４２Ｒを設け、ホストコンピュータ３２のディスプレイ３３に直接接続或いはデータ伝達可能とし、イメージ２９を１つのホイール走査で制御可能な入力装置及び入力方法を提供する。 - 特許庁

By receiving the feed and delivery destinations of a page to be printed by three-wire serial communication at a time of the reception of the printing start command, the CPU can take correspondence even if single surface printing and double-surface printing are combined complicatedly and throughput can be enhanced.例文帳に追加

この印刷開始命令を受信するときに、３線式のシリアル通信にて、印刷するページの給紙と排出先を受信することにより、片面と両面の印刷が複雑に組み合わせられても対応することができるようになり、スループットの向上がはかれる。 - 特許庁

This control device comprises the electrolysis cell 10, and CPU 1, SEPIC (a DC-DC single-end type inductance converter) 2, a current smoothing means 3, low-pass filters 4 and 5, a ROM 6, a RAM 7, a displaying means 8 and a ground resistance R6, as for the rest.例文帳に追加

本発明の電解槽制御方法は、電解槽１０の他、ＣＰＵ１、ＳＥＰＩＣ（ＤＣ−ＤＣのシングルエンド型一次インダクタンス・コンバータ）２、電流平滑化手段３、ローパスフィルタ４，５、ＲＯＭ６、ＲＡＭ７、表示手段８、および接地抵抗Ｒ６を含み構成された装置によって実現される。 - 特許庁

A CPU 403 determines whether the image information is recorded to only a single recorder among the recorders or the image information is recorded to at least two recorders among the recorders on the basis of an information quantity of the image information input per unit time.例文帳に追加

CPU４０３は、単位時間あたりに入力される画像情報の情報量に基づいて、複数の記録装置のうち単独の記録装置にのみ画像情報を記録させるのか、それとも複数の記録装置のうちの少なくとも２つの記録装置に画像情報を記録させるのかを決定する。 - 特許庁

This system is equipped with the nonvolatile memory 108 as the single body in which an A/D converter and D/A converter 101, a DSP 102, a CPU 109, and high-speed writable volatile memories SRAMs 106 and 107 are incorporated, and the SRAM 107 and a Flash memory 105 have independent buses.例文帳に追加

Ａ／Ｄ変換器とＤ／Ａ変換器１０１、ＤＳＰ１０２、ＣＰＵ１０９、および高速書き込み可能な揮発性メモリＳＲＡＭ１０６、１０７を内蔵した単体の不揮発性メモリ１０８を備え、ＳＲＡＭ１０７とＦｌａｓｈメモリ１０５に各々独立したバスを有する。 - 特許庁

The single-chip microcomputer includes; a first bus having a CPU and a cache memory connected therewith; a second bus having a DMAC and an external bus interface circuit connected therewith; and a first control circuit which is connected to the first and the second busses and includes an address transfer circuit for selectively transferring an address signal on the first bus to the second bus.例文帳に追加

ＣＰＵとキャッシュメモリとが接続される第１バスと、ＤＭＡＣと外部バスインターフェイス回路とが接続される第２バスと、上記第１と第２バス接続され、上記第１バス上のアドレス信号を選択的に上記第２バスへ転送するアドレス転送回路を含む第１制御回路とを備える。 - 特許庁

To solve a problem that fine frequency switching cannot be performed and maximum power saving while securing a throughput is difficult in a conventional CPU power saving method since a frequency switching condition is a single threshold and the condition is changed when frequency switching occurs frequently.例文帳に追加

従来のＣＰＵの省電力方法では、周波数切替条件が１つの閾値であり、周波数切替が頻発する場合は周波数切替条件を変更するようにしているため、きめ細かな周波数切り替えができず、スループットを保証しながら最大限の節電をすることが困難である。 - 特許庁

This picture change detector is provided with a feature extraction circuit 1 for differentiating the value of a luminance signal corresponding to plural pixels on a single horizontal line twice and a host CPU 3 for detecting that the gradation part is included in the still picture when the result obtained by differentiating the value twice is zero.例文帳に追加

一の静止画像を構成する画素のうち、一の水平ライン上にある複数の画素に対応する輝度信号の値を二回微分する特徴抽出回路１と、二回微分した結果が零であるとき、静止画像内にグラデーション部分が含まれていると検出するホストＣＰＵ３と、を備える。 - 特許庁

When this occurs, the CPU 11 stores an original image (high image-quality image) of the reduced image used for composition, composites them so as to overlap partly by use of the stored original image (high image-quality image) at the end of photographing, and finally generates an image of a wide angle of view which cannot be attained by single photographing.例文帳に追加

このとき、ＣＰＵ１１は、合成に用いた縮小画像の元画像（高画質画像）を保存しておき、撮像が終了すると、上記保存しておいた元画像（高画質画像）を用いて、一部が重複するように合成し、最終的に、一度の撮像では得られない広画角の画像を生成する。 - 特許庁

The memory controller 164 of the printing apparatus 10 stops burst transfer and alternately performs the DMA transfer from the RAM 13 and a single transfer from the ROM 14, when a CPU 15 requests the burst transfer from the ROM 14 and then a video DMA controller 165 requests the DMA transfer from the RAM 13.例文帳に追加

印刷装置１０のメモリコントローラ１６４は、ＲＯＭ１４からのバースト転送がＣＰＵ１５から要求された後、ＲＡＭ１３からのＤＭＡ転送がビデオＤＭＡコントローラ１６５から要求されたときには、バースト転送を取り止め、ＲＡＭ１３からのＤＭＡ転送とＲＯＭ１４からのシングル転送とを交互に行う。 - 特許庁

An extension PDM system 10 is provided with a hard disk 205, which stores drawing data for describing a plurality of components on a single drawing and component item information associated with the drawing data, and a CPU 201 performing design change processing on the component item information (component information, component configuration information) about a design change target component.例文帳に追加

拡張ＰＤＭシステム１０は、複数の部品を一枚の図面に記述するための図面データ、及び該図面データに関連した部品品目情報を記憶するハードディスク２０５と、設変対象の部品に関する部品品目情報（部品情報，部品構成情報）に対して設変処理を行うＣＰＵ２０１を備える。 - 特許庁

Furthermore, when the recording mode or the reproducing mode is changed from the dual mode to the single track mode by the above described mode setting state, both of the left and right tracks are controlled to a prescribed track side which is preliminarily set between the left and right tracks of the cassette 25 by the CPU 16 so that the recording of data or the reproducing of data is to be performed on the truck.例文帳に追加

そして、上記のモード設定状態により、両トラックモードから片トラックモードに記録または再生モードを変更した際は、ＣＰＵ１６によって、カセットテープ２５の左右両トラックのうち予め設定された所定トラック側に、データを記録または再生するように上記トラックを制御する。 - 特許庁

The ultrasonic non-destructive inspection device 1 comprises a voltage control section 100 formed of a timer 102, a CPU (Central Processing Unit) 10a, and a transmission pulse generating section 11, and a driving circuit 12X formed of a single element driving section 14, a phased array driving section 15, a power supply 16A, and a switch 101.例文帳に追加

超音波非破壊検査装置１は、タイマー１０２と、ＣＰＵ（中央演算装置）１０ａと、送信パルス発生部１１とからなる電圧制御部１００と、シングルエレメント駆動部１４と、フェーズドアレー駆動部１５と、電源部１６Ａと、スイッチ１０１とからなる駆動回路１２Ｘとを内部に有する。 - 特許庁

To provide a defective bit evading method for a semiconductor device, by which the semiconductor device such as a microcomputer with a CPU and a memory formed on a single semiconductor board is delivered as a product even with a large number of defective bits, an yield is improved, and relief is efficiently performed.例文帳に追加

ＣＰＵとメモリを単一の半導体基板上に形成したマイクロコンピュータ等の半導体装置において、不良ビットの個数が多い場合でも製品として出荷することができ、歩留まりが向上し、救済効率の良い半導体装置の不良ビット回避方法及び半導体装置を提供する。 - 特許庁

The processing executed in the CPU includes issuing a predetermined command, checking the presence/absence of an answer to the issued predetermined command, and switching the selecting state of the signal transmission paths according to the check result so as to respond to the plurality of memory cards differed in kind by use of the single card socket.例文帳に追加

上記ＣＰＵで実行される処理には、所定のコマンドを発行し、発行された所定コマンドに対する応答の有無を判別し、その判別結果に応じて信号伝達経路の選択状態を切り替える処理を含み、単一のカードソケットで互いに種類が異なる複数のメモリカードに対応させる。 - 特許庁

Then the CPU 1 monitors an exciting state of a stepping motor 5a to bring the turning-on of the image processing operation of an image processing circuit 5d in the standard mode only for a period when a read signal by a charge stored in an image sensor 5c is outputted when a single phase of the stepping motor 5a is excited.例文帳に追加

そしてＣＰＵ１は、ステッピングモータ５ａの励磁状態を監視しておき、標準モードで画像処理回路５ｄでの画像処理動作をＯＮするのを、ステッピングモータ５ａが１相励磁状態であるときにイメージセンサ５ｃが蓄積した電荷によりなる読取信号が出力される期間のみとする。 - 特許庁

A CPU 1 displays a password entry screen 52 on a display part 5, and if a display check mode is set according to an operation, displays input information including a character or number entered from software keyboard on a touch panel 4 as it is in each single digit, and after displaying the next digit, changes the display of the input information of the preceding digit to an asterisk.例文帳に追加

ＣＰＵ１は、表示部５にパスワード入力画面５２を表示し、操作に応じて表示確認モードが設定されている場合には、タッチパネル４のソフトキーボードから入力された文字又は数字を含む入力情報を１桁ごとにそのまま表示して、次の桁を表示した後は前の桁の入力情報の表示をアスタリスクに変更する。 - 特許庁