「リーク電流制御」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

駆動回路の入力側に設けられたコンデンサのプリチャージを制御するための半導体スイッチング素子におけるリーク電流の発生を正確に判定可能な電圧変換装置およびそれを備えた駆動システムを提供する。例文帳に追加

To provide a voltage converter capable of correctly determining the generation of a leak current and a driving system equipped with the same, in a semiconductor switching element for controlling precharge of a capacitor provided on an input side of a driving circuit. - 特許庁

スイッチングトランジスタの電流リーク故障の故障判定について、その判定の精度を向上するための技術を提案するものであり、この技術により、例えば、自動車のブレーキ制御装置への適用においては、より確実な故障判定を実現可能とするものである。例文帳に追加

To attain more secure fault determination in applications to a brake control device for automobile by a technology, for instance, where improvement is made in the accuracy of determination in the fault determination of current leakage fault of a switching transistor. - 特許庁

温度特性制御ダイオードＤ_３１〜Ｄ_３ｉは、Ｐチャネル型ＭＯＳトランジスタＭ_１，Ｍ_２からなるカレントミラー回路を介して、寄生ダイオードＤ_２１〜Ｄ_２Ｋのリーク電流の増加による基準電圧Ｖrefへの影響をキャンセルするように作用する。例文帳に追加

The temperature characteristic controlling diodes D_31 to D_3i act to eliminate the influence of increased leak current of parasitic diodes D_21 to D_2K on a reference voltage Vref through a current mirror circuit consisting of P channel type MOS transistors M_1 and M_2. - 特許庁

これにより、短チャネル効果を防ぐ機能を有するパンチスルーストッパ層７を設け、さらに書き込み時のリーク電流を抑えるために非選択メモリセルの制御ゲートに負電圧を印加しても、ドレインディスターブ現象を防止することが可能となる。例文帳に追加

Thus, even if the punch-through stopper layer 7 having a function to prevent a short channel effect is provided while a control gate of a non-selected memory cell is applied with a negative voltage to suppress a leak current at writing, the drain-disturb phenomenon is prevented. - 特許庁

有機ＥＬ表示装置において、信号制御用の薄膜トランジスタの電極と画素電極を電気的に接続しているコンタクトホール部が画素電極内に存在すると、このコンタクトホール内で発光素子を形成する電極との間でリーク電流が発生する。例文帳に追加

To provide a display device in which clean display having no pixel defect and color irregularity is realized. - 特許庁

チャネルを介さずに流れるリーク電流を防ぎ、放出電子量を制御するＦＥＴの安定駆動を可能とした冷電子放出素子、及びエミッタの半導体層とＦＥＴの半導体層を同一プロセスで形成することができる製造方法を提供する。例文帳に追加

To provide a cold electron emitting element which enables preventing the leakage current flowing without going through the channel and allows a stable driving of the FET controlling the emitted electron weight and a manufacturing method which enables forming in the same process a semiconductor layer of the emitter and a semiconductor layer of the FET. - 特許庁

鋭い先端を有する高品質なダイヤモンドを陰極として、個々のエミッタを容易に制御でき、絶縁破壊や絶縁層の剥離を起こしにくく、リーク電流も少ない電界放射型電子源およびその製造方法を提供する。例文帳に追加

To provide a field emission type electron source and a manufacturing method for it using a high-quality diamond with a sharp tip as a negative electrode for easily controlling respective emitters and hardly causing the breakage of the insulation or separation of an insulation layer and reduced in leak current. - 特許庁

新規な光制御部材である光反射シートを用いることで光の有効利用と構造の単純化を図り、しかも光源点灯に使用される電流のリークや短絡を招くことのない光反射シート及びこれを用いた面光源装置と液晶ディスプレイ装置を提供すること。例文帳に追加

To effectively utilize light and to simplify structure by using a light reflection sheet which is a novel light controlling member and further to provide the light reflection sheet bringing about no leakage and no short circuit of a current used for the lighting of light source and a surface light source device and a liquid crystal display device using the same. - 特許庁

トランジスタのしきい電圧が高めに仕上がった場合に、リーク電流低減回路の制御に用いられるスイッチ回路を常にオン状態としても、当該スイッチ回路のゲート幅を大きくすることなく電源インピーダンスを低減することを可能とする半導体装置を提供する。例文帳に追加

To provide a semiconductor device wherein a power source impedance of a switch circuit for use in control of a leak current reduction circuit can be reduced without increasing a gate width of the switch circuit, even when the switch circuit is always in the on state in the case that a transistor has been manufactured with a rather high threshold voltage. - 特許庁

トランジスタのゲート電極・論理ゲート回路の入力端子・スイッチ回路の開閉制御端子にハイインピーダンス負荷を付加し、それぞれの電極・端子の電位を電源電圧からグランド電圧の間の電位に固定することにより、リーク電流の検出を可能にする。例文帳に追加

Detection of the leak current is enabled by adding high impedance loads to the gate electrode of the transistor, the input terminal of the logical gate circuit and the open/close control terminal of the switching circuit and fixing the potential of each of the electrodes/terminals to potential between a power supply voltage and a ground voltage. - 特許庁

これは主として、バッファ層及び強誘電体のリーク電流が大きいため、強誘電体が記憶した電気分極を遮蔽するように強誘電体とバッファ層の界面付近に電荷が蓄積されトランジスタのソースドレイン間の電気伝導を強誘電体の電気分極が制御できなくなるためである。例文帳に追加

An insulator buffer layer 2 is composed of HfO_2+u or Hf_1-xAl_2xO_2+x+y to reduce the leakage current from both of the insulation buffer layer 2 and a ferroelectric 3 and to provide a memory transistor which retains data for a good long time. - 特許庁

リーク電流を増大させることなく、低い電源電圧で動作させることができ、しかも電源電圧の低電圧化に伴う発振周波数の低下を緩和できる電圧制御発振器、これを用いたＰＬＬ回路、及びこれらに使用する可変遅延器を提供する。例文帳に追加

To provide a voltage-controlled oscillator, a PLL circuit using this, and a variable delay device used for these, allowing operation at a low power voltage without increasing a leakage current, and also to relax lowering of oscillation frequency, in order to lower the power voltage. - 特許庁

発電装置の種類に拘わらず、低充電損失で、低リーク電流の電力供給制御回路を提供し、ひいては、発電装置あるいは蓄電装置を有する電子機器における充電効率の向上、駆動可能時間の長時間化を図る。例文帳に追加

To provide a power supply control circuit reduced in charging loss and reduced in leak current irrespective of the kind of a generating set, and whereby to improve the charging efficiency of an electronic apparatus comprising the generating set or an accumulator device, and to elongate a time for driving the electronic apparatus. - 特許庁

プロセス依存性を有することなく基板電位を高精度で検知し制御することができ、応答速度が速く、ラッチアップを防止できると共に、素子の占有面積の増大を抑制し、リーク電流を抑制することができる基板電位検知回路及び基板電位発生回路を提供する。例文帳に追加

To provide a board electric potential detecting circuit and a board electric potential generating circuit where, with no process-dependency, a board electric potential is detected and controlled at high precision, a response speed is high, latch-up is prevented, the occupation area of element is suppressed from increasing, and a leak current is suppressed. - 特許庁

放置状態での電池の消耗が無視できないとき、負荷の動作／非動作に応じて直流電源供給源への電気二重層コンデンサの接続制御を可能にし、電気二重層コンデンサに依存するリーク電流を軽減できる電源回路を提供する。例文帳に追加

To provide a power source circuit which can control the connection of an electric double layer capacitor to a DC power supply source in response to the operation/non-operation of a load when the consumption of the current when left unused cannot be ignored and which can alleviate a leakage current depending upon the double layer capacitor. - 特許庁

多結晶シリコンを用いた薄膜トランジスタは移動度は非常に高いが、リーク電流が大きいという課題があり、ＬＤＤ構造の採用が検討されているが、このような構造においては、ＬＤＤ領域を形成する際に用いるマスク形成時の合わせ精度の制御が難しい。例文帳に追加

To overcome the problem of a prior art such that a control of a matching accuracy during mask formation used when forming an LDD region in such a structure though adoption of an LDD structure is discussed because a thin film transistor using a polycrystalline silicon has very high mobility but there is the problem of a large leakage current. - 特許庁

このとき、制御系１００は、予め記憶された情報等に基づいて、形成されるＰＩＮフォトダイオード１のリーク電流が許容値以下となるように、高周波電源１７及び１９の出力（バイアス出力及びＩＣＰ出力）をそれぞれ調整する。例文帳に追加

At this time, the control system 100 regulates each power output of high-frequency power sources 17, 19 (bias output and ICP output) on the basis of pre-recorded information or the like, so that a formed p-i-n photodiode 1 shows current leakage of an allowable value or less. - 特許庁

クロック信号により電源供給回路を制御し、ＤＦＦがデータを取り込み、保持している間、ＤＦＦ内のダイナミック部をオフすることにより、リーク電流を削減する回路を実現できるようにした論理回路を提供する。例文帳に追加

To provide a logic circuit that can reduce a leak current by controlling a power supply circuit by a clock signal so as to turn off a dynamic section of a D flip-flop(DFF) while the DFF captures and latches data. - 特許庁

第一の制御信号１６によって内部信号１３の信号レベルが確定し、動作させない機能ブロック２０については第二の電源ＶＤＤ２を供給しないことにより、機能ブロック２０を構成するＭＯＳトランジスタのオフ時のリーク電流による消費電力をゼロにすることができる。例文帳に追加

The signal level of the signal 13 is determined by the signal 16, and about the block 20 that is made not to operate, power consumption due to a leakage current when a MOS transistor constituting the block 20 is off can be zero by not feeding the power supply VDD2. - 特許庁

半導体基板及び電界効果型トランジスタ並びにこれらの製造方法において、欠陥が少ないと共にリーク電流が小さく、低コストに製造することを可能にし、しかもＳＯＩ層の厚さを薄い厚さで精度よく制御できるようにすること。例文帳に追加

To provide a semiconductor substrate and field effect transistor as well as manufacturing methods therefor, of less defects and leak current, with a low manufacturing cost while the thickness of an SOI layer is precisely controlled even to a thin one. - 特許庁

高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、閾値電圧を低下させることにより所望の範囲で閾値電圧を制御可能とするとともに、ゲートリーク電流の増大を抑制する。例文帳に追加

To enable control of a threshold voltage within the predetermined range, by lowering the same threshold voltage and also restrain increase in gate leak current in a semiconductor device, provided with an n-type MOSFET and a p-type MOSFET including a high dielectric constant. - 特許庁

レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定して電源線ＶＭ［０］，ＶＭ［１］の電位を共に電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの待機時および書込み動作時におけるゲートリーク電流を大幅に低減することができる。例文帳に追加

A level control signal /CS[0] is set to an H level in conjunction with a level control signal /CS[1] for setting the potential of power supply lines VM[0], VM[1] lower than power supply potential VDD, thus sharply reducing a gate leak current when a memory cell array 110A is at standby and in write operation. - 特許庁

例えば、スリープモードにおいて半導体スイッチＳＷ１，ＳＷ２のリーク電流が小さくなり、アクティブモードにおいて半導体スイッチＳＷ１，ＳＷ２の導通抵抗が低くなるように基板バイアス電圧Ｖｎ＿ｗｅｌｌ，Ｖｐ＿ｗｅｌｌを制御する。例文帳に追加

For example, substrate bias voltages Vn_well, Vp_well are controlled so as to decrease the leak currents of the semiconductor switches SW1, SW2 in a sleep mode, and so as to lower the conductive resistance of the semiconductor switches SW1, SW2 in an active mode. - 特許庁

こうして、シリコン化合物層１２ｉの、Ｐ型ソース／ドレイン拡散層１２ｇとの界面の平坦性を向上することで、拡散層の深さの低減が図られるＭＯＳＦＥＴでの、Ｃｏ原子の拡散にともなう、接合リーク電流の増大を制御する構成となっている。例文帳に追加

By improving the planarity of the boundary between the silicon compound layer 12i and P-type source/drain diffused layer 12g in such a way, the increase in junction leakage current caused by the diffusion of Co atoms in the MOSFET against which the depth reduction of the diffused layer 12g is contrived is controlled. - 特許庁

一方、出力端子ＯＵＴの電圧が上昇して上記所定値以上になるとスイッチ駆動回路１６は補償抵抗用スイッチＳＷ１を非導通とする制御信号を出力し、高温リーク補償抵抗Ｒ_EBに電流が流れないようにする。例文帳に追加

When the voltage at the output terminal OUT rises above the specific value, the switch drive circuit 16 outputs a control signal for turning off the switch SW1 so that no current flows to the high-temperature leak compensating resistance REB. - 特許庁

そして、例えばパーソナルコンピュータ（ＰＣ）１７が、電流検出部１３で検出するリーク電流あるいはその基準値との比較等に基づき、データ処理を行い、電圧供給部１１から接続部１４を通して電極間に印加される電圧を電圧調整部１２を介して制御するようになっている。例文帳に追加

And, a personal computer, for instance, makes a data processing base on a comparison between a leakage current detected by the current detecting part 13 and a standard value and controls a voltage impressed between electrodes through a connection part 14 from the voltage supply part 11 by the voltage adjusting part 12. - 特許庁

酸化亜鉛を主成分とする酸化物半導体薄膜層を有する薄膜トランジスタにおいて、薄膜トランジスタのチャネルを形成する酸化物半導体薄膜層中の水素濃度を制御する事により、酸化物半導体薄膜層の導電率を制御し、リーク電流の抑制、しきい電圧の低減、電子移動度の向上といった効果を奏する薄膜トランジスタを提供する。例文帳に追加

To provide a thin-film transistor having an oxide semiconductor thin-film layer composed of zinc oxide as the main component, wherein the conductivity of the oxide semiconductor thin-film layer is controlled by controlling hydrogen concentration within the oxide semiconductor thin-film layer that forms a channel of the thin-film transistor to effect leakage current suppression, threshold voltage reduction, and electron mobility increase. - 特許庁

複数の電源電圧で動作する複数の半導体集積回路が混在し、相対的に高い電源電圧で動作する他の半導体集積回路の出力信号が入力される半導体集積回路や、スリープ状態を外部制御信号によって制御される半導体集積回路において、その半導体集積回路をＥＳＤから保護しつつ、そのＥＳＤ保護素子を介したリーク電流を抑える。例文帳に追加

To suppress a leakage current via an ESD protecting element, while protecting against ESD a semiconductor integrated circuit to which the output signal of another semiconductor integrated circuit operating, with a relatively high power-supply voltage and a semiconductor integrated circuit whose sleep state is controlled with an external control signal, in an environment where a plurality of semiconductor integrated circuits operate at a plurality of power-supply voltages. - 特許庁

チャージポンプ回路１１のノードＱＡ，ＱＢにレベルシフト回路１２，１３から振幅［２×ＶＤＤ］を有する制御電圧ｃｔ12，ｃｔ13が入力されるので、ノードＰＡ，ＰＢが電位［２×ＶＤＤ］となった場合でも、ｐＭＯＳトランジスタＭＰ２，ＭＰ４がオフ状態に保たれ、同ｐＭＯＳトランジスタＭＰ２，ＭＰ４の電流リークが回避される。例文帳に追加

Control voltages ct12, ct13 respectively having an amplitude [2×VDD] are inputted from the level shift circuits 12, 13 to nodes QA, QB in the charge pump circuit 11. - 特許庁

レジスタ割当て信号Ｓ１が、将来使用される可能性がある物理的なレジスタに関連する情報を有する場合、リーク電流制御回路１２は、レジスタ１３−１，１３−２，．．．１３−ｎのＰＭＯＳ素子及びＮＭＯＳ素子のしきい値電圧をＶ１とし、及び／又は、電源１４の電源電圧をＶ２とする。例文帳に追加

When a register assignment signal S1 has information about a physical register having possibility of future use, a leak current control circuit 12 sets each threshold value voltage of PMOS elements and NMOS elements of registers 13-1, 13-2, etc. to 13-n to V1, and/or sets a power source voltage of a power source 14 to V2. - 特許庁

導電性スポンジローラの表面抵抗と体積抵抗の比を「３≦ρｓ／ρｖ≦２０」の範囲に制御することにより低抵抗側では帯電電流リークの発生を防止できて、高抵抗側では黒点状のかぶり画像が発生しない帯電特性が安定している導電性スポンジローラを製造する事が出来るのである。例文帳に追加

The conductive sponge roller capable of preventing occurrence of a charge current leak on the lower resistance side and having stable charging properties such that no fogged image with black spots occurs on the higher resistance side can be manufactured by controlling the ratio between surface resistance and volume resistance of a conductive sponge roller to a range of 3≤ρs/ρv≤20. - 特許庁

メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。例文帳に追加

To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit. - 特許庁

本発明は、フローティングゲートを有するメモリセルを複数設けた半導体不揮発性メモリにおいて，消去中のメモリセルの状態を監視し，消去の進捗状態に応じてコントロールゲートに印加する消去電圧を制御することで，具体例として，消去中のメモリセルのリーク電流を監視する。例文帳に追加

In a non-volatile semiconductor memory provided with a plurality of memory cells having a floating gate, this device monitors a leak current of a memory cell being in erasure, by monitoring a state of a memory cell being in erasure and controlling erasure voltage applied to a control gate in accordance with a progress state of erasure. - 特許庁