「LOGIC」に関連した英語例文の一覧と使い方(80ページ目) - Weblio英語例文検索

A first image is extracted by horizontally scanning the logic filter of 3×1 having a prescribed logic formula to a binary image to become a target, a second image is extracted by vertically scanning the logic filter to the binary image, and the contour image is provided by composing the first image and the second image.例文帳に追加

対象となる２値画像に対して、所定の論理法則を有する３×１の論理フィルタを水平方向にスキャンさせて第１の画像を抽出し、前記２値画像に対して、前記論理フィルタを垂直方向にスキャンさせて第２の画像を抽出し、前記第１の画像と前記第２の画像とを合成して輪郭画像を得る。 - 特許庁

The reconfigurable logic circuit is reconfigurable to emulate the circuit design using at least one user clock to clock the logic elements and at least one signal routing clock to time multiplex the routing of emulation signals between the reconfigurable logic circuits and to be independent of the user clock.例文帳に追加

再構成可能な論理回路は、論理素子をクロックするための少なくとも１つのユーザクロックと、再構成可能な論理回路間のエミュレーション信号の経路指定を時間多重化し、少なくとも１つのユーザクロックとは独立した少なくとも１つの信号経路指定クロックとを用いて、設計回路をエミュレートするように再構成可能である。 - 特許庁

When an external storage device having a plurality of logic units is connected to the peripheral equipment, the peripheral equipment sets a time-out period when there are logic units which do not return solid information to a solid information acquisition request, and also there are logic units which return the solid information to the solid information acquisition request.例文帳に追加

複数の論理ユニットを具備する外部ストレージ機器が、周辺装置に接続された場合、固体情報取得要求に対して固体情報を返却しない論理ユニットが存在し、また、上記固体情報取得要求に対して固体情報を返却した論理ユニットが存在する場合、タイムアウト時間を設定することを特徴とする周辺装置である。 - 特許庁

An arbiter 120 receives bus request signals from a test controller 100 and one or more master logic units 100, 140, 145, 150, and 155 and applies prescribed priority reference (discriminating relative priority between respective master logic units and test controller) so as to control access to a bus 110 by the test controller 100 and master logic unit.例文帳に追加

アービタ（１２０）は、試験制御装置（１００）と1つ以上のマスター論理ユニット（１００，１４０，１４５，１５０，１５５）からバス要求信号を受信し、また、前記試験制御装置と前記マスター論理ユニットによるバス（１１０）へのアクセスを制御するために所定の優先基準（各マスター論理ユニットと前記試験制御装置の相対的な優先順位を識別する）を適用する。 - 特許庁

According to an embodiment of the invention, the memory system include switch controller logic for controlling operation of both the first switching logic and the second switching logic to prevent simultaneous or overlapping access to the same memory bank by the plurality of link controllers and prevent simultaneous or overlapping access to the plurality of banks by the same link controller.例文帳に追加

本発明の一部の実施形態によれば、複数のリンク制御部による同じメモリバンクへの同時の、または重複するアクセスを防ぎ、同じリンク制御部による複数のバンクへの同時の、または重複するアクセスを防ぐために、第1のスイッチングロジックおよび第2のスイッチングロジックの両方の動作を制御するためのスイッチ制御部ロジックがある。 - 特許庁

To reduce wiring delay due to wiring resistance and to keep it within the target delay by shortening the wiring length between cells inside a logic block as much as possible and to improve the wiring property of wiring between blocks passing over the logic block by lowering a wiring congestion degree inside the logic block at the time of developing a high performance semiconductor integrated circuit.例文帳に追加

高性能半導体集積回路を開発する上で、論理ブロック内セル間の配線長をなるべく短くすることにより、配線抵抗による配線遅延を小さくし目標ディレイ以内に収めることと、論理ブロック内の配線混雑度を小さくすることにより論理ブロック上空を通過するブロック間配線の配線性を良くする。 - 特許庁

This medium includes a logic for judging whether or not the captured data set and the stored image data set have the same size attribute, a logic for judging whether or not the captured data set and stored data set having the same size attributes have at least two other same data attributes, and a logic for erasing the captured data set having those attributes.例文帳に追加

この媒体は、取込データセットと記憶イメージデータセットとが同じサイズ属性を有するか否かを判断するロジックと、同じサイズ属性を有する取込データセットと記憶データセットとがまた、少なくとも２つの他の同じデータ属性を有するか否かを判断するロジックと、これらの属性を有する取込データセットを削除するロジックと、を含む。 - 特許庁

A hardware description language as an input is mapped into cell components, logic clusters as partial circuits are generated from the mapping result, and detailed logic circuits are generated for each cluster; and the arrangement positions of the logic clusters are determined and it is decided whether or not a target operation frequency is achieved by using the result.例文帳に追加

入力となるハードウェア記述言語からセル部品にマッピングし、マッピング結果から部分回路である論理クラスタを生成し、クラスタ毎に詳細な論理回路を生成し、論理クラスタの配置位置を決定し、上記配置位置から回路のディレイ計算を実施し、その結果を用いて目標動作周波数が達成されたか否かを判定する。 - 特許庁

When writing a page unit of plural logic pages constituting a logic block in a memory via plural channels, error correction channel determination means determines channels in a page unit to which error correction channels are allotted so that the number of the logic pages in the plural channels to which error correction channels are allotted is equal to each other.例文帳に追加

実施形態によれば、誤り訂正チャネル決定手段は、論理ブロックを構成する複数の論理ページがページ単位に複数のチャネルを介してメモリに書き込まれる際に、複数のチャネルのそれぞれに誤り訂正チャネルが割り当てられる論理ページの数が均等になるように、ページ単位に誤り訂正チャネルが割り当てられるチャネルを決定する。 - 特許庁

The theme of this invention is a procedure to select the most convenient combination of transport forms from PDUs waiting at a logic channel buffer in the leading of a radio frame, and a procedure to rearrange logic channels by taking the priority of logic channels, their buffer occupation rate, and the transmission time interval of the related transport channel into account.例文帳に追加

本発明の主題は、無線フレームの先頭において、論理ＣＨのバッファにおいて待機中のＰＤＵから、個々に最も都合のよいトランスポート形式の組み合わせを選択する手順、及び、論理チャネルの優先度、それらのバッファ占有度、及び関連するトランスポートＣＨの送信時間インターバルを考慮して論理ＣＨを並び替える手順、である。 - 特許庁

The power consumption of each group in the noticing logic gate is calculated by applying the total sum of the capacity, power supply voltage, clock frequency and the activation ratio for every group in consideration of influence of tr/tf of a signal to be inputted in the noticing logic gate or an individual gate inside the noticing gate and the total sum is defined as the power consumption of the noticing logic gate 105.例文帳に追加

着目論理ゲート，またはその内部の個別ゲートに入力される信号のｔｒ／ｔｆの影響を考慮して，グループ毎に，容量の総和，電源電圧，クロック周波数，並びに活性化率を適用して着目論理ゲート内の各グループの消費電力を計算し，その総和を着目論理ゲートの消費電力とする。 - 特許庁

Furthermore, a prescribed logic channel is fixedly assigned to each image receiver and each image distribution device is provided with a function of distributing an image to each image receiver via an optional logic channel, and each of the image distribution devices 411-41n, transmits an image to designated image receivers 511-51m via a prescribed logic channel.例文帳に追加

又、各画像受信装置に所定の論理チャネルを固定的に割当て、各画像配信装置に任意の論理チャネルを介して画像を画像受信装置に配信する機能を持たせ、画像配信指示に従って、各画像配信装置４１_1〜４１nは所定の論理チャネルを介して画像を指示された画像受信装置５１_1〜５１mに伝送する。 - 特許庁

In the state detection device 10 driven by DC power obtained by converting an AC power supply 1 by an external AC-DC insulated power supply 2, one end of a logic transformer 11a included in a logic DC-DC insulated power supply 11 converting the DC power for a CPU logic part 12 is connected to a hum detection capacitor 17 to detect floating capacitance.例文帳に追加

交流電源１を外部ＡＣ／ＤＣ絶縁電源２で変換した直流電力で駆動する状態検出装置１０において、この直流電力をＣＰＵロジック部１２用に変換するロジック用ＤＣ／ＤＣ絶縁電源１１が有するロジック用トランス１１ａの一端をハム検出コンデンサ部１７と接続して、浮遊容量を検出する。 - 特許庁

Access is carried out to an semantic object in a declarative logic module 226 adapted to define a semantic object having at least one semantic slot, and an action is performed in a procedural logic module 224 adapted to define actions to be performed on the one semantic object with reference to the declarative logic module 226.例文帳に追加

少なくとも１つの意味スロットを有する意味オブジェクトを定義するように適合された宣言型論理モジュール２２６内の意味オブジェクトにアクセスが行われて、宣言型論理モジュール２２６を参照して前記１つの意味オブジェクトに対して実行されるアクションを定義するように適合された手続き型論理モジュール２２４内でアクションが実行される。 - 特許庁

A relocation planning part 6 forms a relocation plan 7 to locate a logic volume 1B with high access frequency in a RAID group 1A of long-time current carrying mode, a logic volume with middle access frequency in a RAID group of first short-time current carrying mode, and a logic volume with small access frequency in a RAID group of second short-time current carrying mode.例文帳に追加

再配置計画作成部６は、アクセス頻度の高い論理ボリューム１Ｂを長時間通電モードのRAIDグループ１Ａに、アクセス頻度が中程度の論理ボリュームを第１短時間通電モードのRAIDグループに、アクセス頻度が少ない論理ボリュームを第２短時間通電モードのRAIDグループに、それぞれ配置させるべく再配置計画７を作成する。 - 特許庁

When the F15 is judged and the simulation result does not agree with an expected value, an HDL F11 is corrected or a restriction condition of a logic synthesis restriction F10 is changed to execute an automatic gated changing logic synthesis step S11 again.例文帳に追加

Ｆ１５を判断し、シミュレーション結果が期待値と不一致の場合は、ＨＤＬＦ１１の修正を行うか論理合成制約Ｆ１０の制約条件を変更して、再度自動ゲーテッド化論理合成ステップＳ１１を実行する。 - 特許庁

Selector circuits 1 to 3 are provided to the pre-stage of the buffer, and each inverter can select a signal input to the buffer on the basis of selector logic, inverts a data signal, and the pre-emphasis amount and the number of pre-emphasis taps are adjusted by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

A clock control unit 102 produces a control signal SS-CONT at a first substantially steady state logic level indicative of a sleep mode and at a second substantially steady state logic level indicative of a normal mode.例文帳に追加

クロック制御部１０２は、実質的に定常状態の第１論理レベルにおいてスリープモードを示し、実質的に定常状態の第２論理レベルにおいて通常モードを示す制御信号ＳＳ−ＣＯＮＴを生成する。 - 特許庁

To provide a configuration to prevent an operating current from increasing without any increase in cost even when a memory mixedly mounted logic chip mounted with a phase change memory and a logic circuit is configured such that the phase change element is disposed below lowest-layer wiring.例文帳に追加

相変化メモリとロジック回路とを搭載するメモリ混載ロジックチップにおいて、相変化素子を最下層配線よりも下に配設した構成においても、コストの増大をもたらさず、動作電流の増大も防止した構成を提供する。 - 特許庁

To reduce the load on a CPU when supplying operation data from a memory to a register file implementing input/output to/from arithmetic logic units of the CPU or storing operation results in the arithmetic logic units of the CPU from the register file to the memory.例文帳に追加

ＣＰＵの演算器の入出力であるレジスタファイルへのメモリからの演算データの供給、もしくはＣＰＵの演算器の演算結果をレジスタファイルからのメモリに格納するに際して、ＣＰＵの負荷を軽減すること。 - 特許庁

A chaos generating circuit 2 generates a chaos sequence by giving an initial value generated by the initial value generating circuit to a nonlinear map function and a logic circuit 4 applies a logic arithmetic processing to the chaos sequence and an original signal to encrypt the original signal.例文帳に追加

カオス発生回路２は初期値発生回路で発生した初期値を非線形写像関数に与えてカオス数列を発生し、このカオス数列と原信号を論理回路４で演算することにより原信号を暗号化する。 - 特許庁

To solve the following problem: a conventional operation logic switching apparatus can not operate in accordance with a desired operation logic if an external connector is not connected to a device connector and also if changeover operation or the like of a switch is not performed, thereby reducing reliability and maintainability.例文帳に追加

従来の動作ロジック切替装置は、機器コネクタに外部コネクタを接続するだけでなく、スイッチの切替操作等を行わなければ所望の動作ロジックでの動作が行われず、信頼性及び整備性が低くなっている。 - 特許庁

A logic number retrieval section 6 retrieves the conversion table 5 by using VPI+VCI as a key on the basis of a VPI/VCI from a VPI/VCI port 1 and when no corresponding logic number is in existence, a VC connection value is outputted.例文帳に追加

論理番号検索部６は、ＶＰＩ／ＶＣＩ入力ポート１からのＶＰＩ／ＶＣＩに基づき、ＶＰＩ＋ＶＣＩで変換テーブル５を検索し、対応する論理番号が存在した場合は、ＶＣコネクションの値として出力する。 - 特許庁

To provide an actuator control system B which can easily rewrite control logic and control constants of a control program of an electronic control unit into control logic and control constants of a substitutional control program modified by a substitution controller.例文帳に追加

電子制御ユニットの制御プログラムの、制御ロジックや制御定数を、代行制御装置で変更した、代行制御プログラムの制御ロジックや制御定数に容易に書き替えることができるアクチュエータ制御システムＢの提供。 - 特許庁

A first current controller feeds a current to an output node in response to a first logic level of a first signal and buffers an input voltage to provide an output on the output node in response to a second logic level of the first signal.例文帳に追加

第１電流制御部は、第１信号の第１論理レベルに応答して電流を出力ノードに供給し、第１信号の第２論理レベルに応答して入力電圧をバッファリングして出力ノードに出力する。 - 特許庁

Even in the case of the processing using the same encryption key, since the logic of the logic circuit by each processing is changed, consumption currents in the encryption processing are made to differ and location or timing of causing a malfunction can be made to differ from one another.例文帳に追加

同一の暗号鍵を使った処理でも、処理毎に上記論理回路の論理が変更されることで、暗号処理における消費電流を異ならせたり、誤動作を起こす場所やタイミングを異ならせることができる。 - 特許庁

All the events about all the virtual machines in the signal logic section are grouped into a single event queue possessed by a section for receiving an event notification from the shared resources about the single logic section.例文帳に追加

前記単一の論理区画内のすべての仮想マシンについてのすべてのイベントは、当該単一の論理区画についての共有されたリソースからイベント通知を受信するための、区画が所有する単一のイベント・キューにグループ化される。 - 特許庁

The graphic logic 6 includes a command decoding part 20 for decoding a command of a CPU 10, and an image decoding part 22, and a sound decoding part 21 in the sound logic 7 is operated by the command via the command decoding part 20.例文帳に追加

前記グラフィックス用ロジック６は、上位ＣＰＵ１０の命令を解読する命令解読部２０と、画像デコード部２２とを備え、音声用ロジック７における音声デコード部２１は命令解読部２０を介した命令により動作する。 - 特許庁

Meanwhile, the reception side device determines the presence/absence of an access right by extracting the policy from the transmission data, and when an access right is present, extracts the task logic from transmission data, and reads an object necessary for the execution of the task logic.例文帳に追加

一方受信側装置は、送信データから先ずポリシを抽出してアクセス権の有無を判定し、アクセス権がある場合に上記送信データから業務ロジックを抽出してこの業務ロジックの実行に必要なオブジェクトを読み出す。 - 特許庁

To develop a new data transmission method in a global asynchronous network on-chip, capable of containing an element used for synchronous logic and/or an element used for asynchronous logic, and to develop a device that is usable for the method.例文帳に追加

同期ロジックに用いる要素及び／又は非同期ロジックに用いる要素を含むことが可能な、大域的非同期ネットワークオンチップにおける新規データ転送方法、及びそのような方法に使用できるデバイスを開発すること。 - 特許庁

A host computer 3,000 is provided with a spool file manager 304 for calculating the relative position of a logic page to a physical page, and a despooler 305 for processing the layout data, obtained by enlarging or reducing the logic page, to a data format matching the graphic engine.例文帳に追加

ホストコンピュータ３０００は、物理ページに対する論理ページの相対位置を算出するスプールファイルマネージャ３０４と、論理ページを拡縮してレイアウトしたデータをグラフィックエンジンにあった形式のデータに加工するデスプーラ３０５とを有する。 - 特許庁

To suppress an increase in circuit area in a semiconductor integrated circuit, and to each decrease the consumption electric power during scanning testing and during built-in self-testing of logic circuit (logic BIST), without affecting the function operating speed.例文帳に追加

半導体集積回路において、回路面積の増加を抑え、またファンクション動作速度に影響を与えることなく、スキャンテスト中及びロジック回路部分の組み込み自己テスト（ロジックＢＩＳＴ）中の消費電力を低減する。 - 特許庁

To reduce time for executing simulation and the number of times of the executions of the simulation by continuing to verify a poststage logic circuit block without stopping the simulation, even if the result of processing by a preceding stage logic circuit brings a disagreement with an expected value.例文帳に追加

前段論理回路ブロックの処理結果に期待値との不一致が発生してもシミュレーションを停止せず、後段論理回路ブロックの検証を継続して実行することによりシミュレーション実行時間、回数を削減する。 - 特許庁

In the logic circuit domain, a third gate electrode film 40 and a first gate electrode film 37 are laminated to form a complementary MOS logic circuit including the surface channel domain in both n-type transistor and p-type transistor.例文帳に追加

論理回路領域において、第３のゲート電極膜４０と第１のゲート電極膜３７を積層し、Ｎ型トランジスタ及びＰ型トランジスタ共に表面チャネル領域を持つような相補型ＭＯＳ論理回路を構成する。 - 特許庁

In the bus switch, the at least one high-performance processor is connected to the first port, the hypervisor processor is connected to the second port via the processor language translation logic circuit, and the processor supporting logic circuit is connected to the third port.例文帳に追加

該バススイッチは該１つ以上の高性能プロセッサに該第１ポートが接続され、該ハイパーバイザプロセッサに該プロセッサ言語翻訳論理回路を介して該第２ポートが接続され、該プロセッサ支援論理回路に該第３ポートが接続される。 - 特許庁

In relocating the data stored in certain logic device groups 33, 43 in different logic device groups 33, 43, a management server 50 connected to the switch 20 transmits an update request to the table to update the association.例文帳に追加

ある論理デバイス群３３，４３に記憶されているデータを別の論理デバイス群３３，４３に再配置する際に、スイッチ２０に接続する管理サーバ５０は、上記テーブルに対して更新要求を送信して、上記対応づけを更新する。 - 特許庁

A first variable logic delay means 14 operates on a stabilized power source, delays the output of the data holding means 13 with a delay time which is variably set, and restores it to the input of the data holding means 13 with its logic inverted.例文帳に追加

第１の可変論理遅延手段１４は、安定化電源で動作し、データ保持手段１３の出力を、可変に設定される遅延時間で遅延し、かつ、論理を反転させて、データ保持手段１３の入力に戻す。 - 特許庁

Before this, when, for example, the voltage of the complementary signal Sin2 having a logic of an H level drops, a transistor P7 is turned on and a transistor N7 is turned off in a logic monitoring part 12, and a detection signal SVdet is changed from an L level to an H level.例文帳に追加

これに先立って、例えばＨレベルの論理を持つ相補信号Ｓｉｎ２ の電圧が低下すると、論理監視部１２においてトランジスタＰ７がオン、Ｎ７がオフに転じ、検出信号ＳＶｄｅｔがＬレベルからＨレベルになる。 - 特許庁

The OR logic 4 outputs an AM_EN signal to be detected as access to the CR/CSR register 6 to an AND logic 5 when at least one of a CRCSRAM_EN signal and the CRCSREXTAM_EN signal is detected.例文帳に追加

ＯＲロジック４は、ＣＲＣＳＲＡＭ＿ＥＮ信号及びＣＲＣＳＲＥＸＴＡＭ＿ＥＮ信号の少なくともいずれか一方が検出された場合に、ＣＲ／ＣＳＲレジスタ６へのアクセスとして検知するＡＭ＿ＥＮ信号をＡＮＤロジック５に出力する。 - 特許庁

If the processing system determines that the call message should be processed with the gateway logic, then the processing system executes the gateway logic to perform call session control and to contact the OCS for online charging for the call session.例文帳に追加

処理システムがコール・メッセージをゲートウェイ・ロジックで処理する必要があると判断した場合は、処理システムがゲートウェイ・ロジックを実行することで、コール・セッション制御を実行し、ＯＣＳに接続してコール・セッションのオンライン課金を行う。 - 特許庁

A 1st logic unit outputs a transfer request and a type signal expressing the type of the transfer request to one of these buses and a 2nd logic unit receives the transfer request from the bus and executes operation corresponding to the transfer request.例文帳に追加

第１のロジックユニットが転送要求と前記転送要求のタイプを表すタイプ信号とをバス上に出力し、第２のロジックユニットがバスから前記転送要求を受け取り、前記転送要求に応じて動作を行う。 - 特許庁

To save a space of analysis logic and to dispense with reassembly of a hardware circuit whenever the logic is updated by enabling to construct a simple CPU core with high performance on a logical integrated circuit such as FPGA.例文帳に追加

ＦＰＧＡ等の論理集積回路上において、簡易で高パーフォーマンスのＣＰＵコアを構築することができるようにして、解析ロジックの省スペース化を図ると共に、ロジック更新の度にハードウェア回路を組み替える必要をなくす。 - 特許庁

The device 100 for high-order synthesis synthesizes the low power consumption circuit to stop operations of a partial circuit (thread) when the partial circuit (thread) of a logic circuit is at a standby state with the logic circuit by a low power consumption circuit generating means 11.例文帳に追加

高位合成装置１００は、論理回路に、低消費電力化回路生成手段１１により、論理回路の部分回路（スレッド）が待機状態のときに部分回路（スレッド）の動作を止める低消費電力化回路を合成する。 - 特許庁

The voltages VT1, VT2 from the timing control circuits 1-1, 1-2 are given to the logic circuit 2-1, and a pulse signal PS1 with the delay time τ2 in the timing control circuit 1-2 as a pulse width is obtained from the logic circuit 2-1.例文帳に追加

このタイミング制御回路１−１，１−２からの電圧ＶＴ１，ＶＴ２を論理回路２−１へ与え、論理回路２−１よりタイミング制御回路１−２での遅延時間τ２をパルス幅とするパルス信号ＰＳ１を得る。 - 特許庁

A plurality of simulation databases is formed to correspond respectively to a plurality of logic circuits, and pieces of initial state setting information of respective elements required for constituting the plurality of logic circuits are held individually in the respective formed simulation databases.例文帳に追加

複数の論理回路にそれぞれ対応する複数のシミュレーションデータベースを形成し、複数の論理回路を構成するのに必要な各素子の初期状態設定情報を上記形成した各シミュレーションデータベースに個別に保持する。 - 特許庁