「SigE」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The roughness of an interface between the distortion applying layer of SiGe and the distortion semiconductor layer of Si deposited thereon, or an interface between the distortion semiconductor layer of Si and the gate insulating layer on it are reduced to an appropriate value, and MOSFET is formed on the distortion semiconductor layer of Si.例文帳に追加

ＳｉＧｅの歪印加層とその上に堆積されたＳｉの歪半導体層との間の界面、又はＳｉの歪半導体層とその上のゲート絶縁層との間の界面の粗度を適切な値に小さくし、Ｓｉの歪半導体層にＭＯＳＦＥＴを形成する。 - 特許庁

A Ge-based substrate or an SiGe-based substrate of the semiconductor film is cleaned by a hydrochloric acid solution or a hydrochloric acid added with hydrofluoric acid, the cleaned substrate is annealed by hydrogen in a CVD deposition apparatus, and finally a deposition gas is introduced into the CVD layer apparatus.例文帳に追加

半導体膜の製造方法は、Ｇｅ系基板あるいはＳｉＧｅ基板を塩酸溶液あるいは弗酸添加塩酸溶液で洗浄し、洗浄後の基板をＣＶＤ成膜装置内で水素アニールし、ＣＶＤ層装置内に成膜ガスを導入し、半導体膜を形成する。 - 特許庁

An insulation film 17 comprising a silicon oxide film is formed on the side face of an emitter opening 14 through oxidation, and then a silicon nitride film 11 is removed, so that the film is undercut to form an opening; and in this opening, an epitaxial layer 19 composed of SiGe is selectively grown.例文帳に追加

エミッタ開口部１４の側面に酸化処理によって酸化シリコン膜からなる絶縁膜１７を形成した後、窒化シリコン膜１１をアンダーカットされるように除去することで形成された開口内にＳｉＧｅからなるエピタキシャル層１９を選択成長するようにした。 - 特許庁

By the Ge contained in the SiGe film 72, the activation rate of p-type impurities implanted to the gate electrode of the PMOS transistor is improved, and a depletion layer in an interface with a gate electrode 6 is suppressed, and deterioration in characteristics of the PMOS transistor is prevented.例文帳に追加

ＳｉＧｅ膜７２中に含まれるＧｅによってＰＭＯＳトランジスタのゲート電極に注入されたＰ型不純物の活性化率が改善され、ゲート絶縁膜６との界面での空乏層が抑制され、ＰＭＯＳトランジスタの特性劣化が防止される。 - 特許庁

In the method for forming an SiGe layer of a solar energy cell, in order to promote the growth of the Ge of high quality on an Si substrate, Si^+ is poured on the Si substrate to reinforce the softening of distortion at the junction between the transformed Ge_xSi_1-x buffer layer 103 and the Si substrate 101.例文帳に追加

Ｓｉ基板上での高品質Ｇｅ成長を促進するため、変成Ｇｅ_ｘＳｉ_１−ｘ緩衝層１０３とＳｉ基板１０１との間の接合部における歪緩和を強化するため、Ｓｉ^＋をＳｉ基板上へ注入する。 - 特許庁

A compressive stress applied portion 20 consisting of SiGe film is formed in a source/drain region of a p-MOS region 30a, after that, an impurity is implanted into the p-MOS region 30a and an n-MOS region 30b, and shallow junction regions 22a, 22b and deep junction regions 23a, 23b are formed.例文帳に追加

ｐ−ＭＯＳ領域３０ａのソース／ドレイン領域にＳｉＧｅ膜からなる圧縮応力印加部２０を形成し、その後にｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂに不純物注入を行い、浅い接合領域２２ａ、２２ｂおよび深い接合領域２３ａ、２３ｂを形成する。 - 特許庁

In the method for producing the semiconductor structure, this method is provided with a process for controlling the SOI wafer having a plurality of active areas thereon, a process for forming the CMOS in the first active area on the wafer, and a process for forming the SiGe HBT in the other active area on the wafer.例文帳に追加

半導体構造を製造する方法は、上に複数の活性領域を有するＳＯＩ基板を調整する工程と、基板上の第１の活性領域にＣＭＯＳを形成する工程と、基板上の別の活性領域にＳｉＧｅ ＨＢＴを形成する工程とを包含する。 - 特許庁

The method of producing a semiconductor substrate characterised in that an SiGe layer 2 is grown epitaxially on the silicon substrate 1 subjected to purging at a temperature of 1,000-1,200°C using HCl gas having a concentration of 20% or above to have a surface roughness R_ms of 0.18 nm or above, is used.例文帳に追加

濃度２０％以上のＨＣｌガスを用いて、１０００℃以上１２００℃以下でパージ処理し、表面粗さＲ_ｍｓを０．１８ｎｍ以上としたシリコン基板１上に、ＳｉＧｅ層２をエピタキシャル成長させることを特徴とする半導体基板の製造方法を用いる。 - 特許庁

The heterobipolar transistor has laminated on a Si substrate 10 a Si collector-embedded layer 11; a first base region 12, formed of an SiGeC layer containing C with high content; a second base region 13, formed of an SiGeC layer containing C with low content or SiGe layer; and an Si-capping layer 14, inclusive of an emitter region 14a.例文帳に追加

Ｓｉ基板１０に、Ｓｉコレクタ埋め込み層１１と、Ｃ含有率の高いＳｉＧｅＣ層からなる第１ベース領域１２と、Ｃ含有率の低いＳｉＧｅＣ層又はＳｉＧｅ層からなる第２ベース領域１３と、エミッタ領域１４ａを含むＳｉキャップ層１４とを積層している。 - 特許庁

Since the impurity concentration in an SiGe layer can be reduced to about 1/5, when the percentage composition of Ge in the layer is reduced to 10% from 20%, the concentration of a carrier producing impurity in the spacer layer 5 can be reduced.例文帳に追加

ＳｉＧｅ層中のＧｅ組成率を２０％から１０％に低減することにより、ＳｉＧｅ層中の不純物濃度を１／５程度に低減することができることから、スペーサー層５におけるキャリア生成用不純物の濃度を低減することができる。 - 特許庁

To provide a method of manufacturing an electronic device (high-performance MOS type semiconductor device, for example) structure having favorable electrical characteristics using an SiO_2 film and an SiON film as an insulation film having an extremely thin film thickness and using polysilicon, amorphous silicon, and SiGe as an electrode.例文帳に追加

極めて薄い膜厚を有する絶縁膜としてＳｉＯ_２膜およびＳｉＯＮ膜を用い、電極としてポリシリコン、アモルファスシリコン、ＳｉＧｅを用いた良好な電気特性を有する電子デバイス（例えば高性能ＭＯＳ型半導体装置）構造の製造方法を提供する。 - 特許庁

On the active region 2a, an SiGe alloy layer 4 functioning as a base layer and an n-type diffusion layer 5 functioning as a emitter layer are formed, and are encircled with a side wall film 6 consisting of a silicon oxide film.例文帳に追加

活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４およびエミッタ層として機能するｎ型拡散層５が設けられ、さらにＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６で囲われている。 - 特許庁

The semiconductor device is provided with a channel layer 18 which is formed on a silicon substrate 10 and composed of SiGe whose thickness is 2-6 nm, a gate electrode 22 which is formed on the channel layer through a gate insulating film 20, and a source/drain diffusion layer 32 which is formed in both sides of the gate electrode.例文帳に追加

シリコン基板１０上に形成された、厚さ２〜６ｎｍのＳｉＧｅより成るチャネル層１８と、チャネル層上に、ゲート絶縁膜２０を介して形成されたゲート電極２２と、ゲート電極の両側に形成されたソース／ドレイン拡散層３２とを有している。 - 特許庁

Width of the groove is set to be larger than critical thickness indicating the maximum thickness at which lattice-mismatch does not occur in the SiGe layer 5 when the layer 5 is stacked in a contact manner on the Si layer 4, and set to be a value not more than twice as the critical thickness.例文帳に追加

また、溝の幅は、Ｓｉ層４に接してＳｉＧｅ層５を積層させたときにＳｉＧｅ層５内に格子不整合が発生しない最大の膜厚を示す臨界膜厚よりも大きく、かつ臨界膜厚の２倍の値以下に設定されている。 - 特許庁

A gate insulation film 3 is formed by adding a light emitting substance, e.g. a semiconductor nanocrystal of Si, SiGe or Ge, polycrystal or microcrystal of a direct transition semiconductor, a rare earth element of Er or Eu, or a fluorescent substance of ZnS:Mn, or the like.例文帳に追加

ここで、ゲート絶縁膜３は、内部に発光物質、具体的にはＳｉ，ＳｉＧｅ，Ｇｅなどの半導体ナノクリスタル、直接遷移型の半導体の多結晶や微結晶、Ｅｒ，Ｅｕなどの希土類元素、ＺｎＳ：Ｍｎなどの蛍光物質が添加されて形成されている。 - 特許庁

A semiconductor wafer comprises: a substrate 10 having a first side and a second side; a fully or partially relaxed SiGe heteroepitaxial layer 20 deposited on the first side of the substrate; and a stress compensating layer 30 deposited on the second side of the substrate.例文帳に追加

第１の面及び第２の面を有する基板１０、前記基板の第１の面に堆積された完全に又は部分的に緩和されたヘテロエピタキシャル層２０、及び前記基板の第２の面に堆積された応力相殺層３０を有する、半導体ウェハ。 - 特許庁

The p-channel type field effect transistor comprises: a gate electrode GE2 arranged with a gate insulating film 3 interposed therebetween; and a source-drain region arranged inside a trench g2 provided in the silicon substrate 1 at both sides of the gate electrode GE2, and formed of SiGe having a larger lattice constant than that of Si.例文帳に追加

このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。 - 特許庁

To provide a method of manufacturing a semiconductor device which can form a recess broadened toward a channel formation region by avoiding formation of the too deep recess, and can suppress abnormal epitaxial growth of an SiGe film upon its epitaxial growth or degradation of the element isolation characteristic of a transistor.例文帳に追加

リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、ＳｉＧｅ膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる半導体装置の製造方法を提供する。 - 特許庁

The MOSFET device has a semiconductor substrate 11; an SiGe layer 12 placed on the substrate 11; an Si layer 13 placed on the layer 12; and an element separation region 16 for separating the Si layer 13 into a core region 14 and an I/O region 15.例文帳に追加

ＭＯＳＦＥＴデバイスは、半導体基板１１と、この上に備えられたＳｉＧｅ層１２と、この上に備えられたＳｉ層１３と、このＳｉ層１３をコア領域１４とＩ／Ｏ領域１５とに分離する素子分離領域１６とを有する。 - 特許庁

A hole h for exposing the Si substrate 1 is formed in the Si layer 5 and the SiGe layer 3, and a support 7 for supporting the Si layer 5 on the Si substrate 1 is formed on the Si substrate 1 to cover the Si layer 5 while filling the hole h.例文帳に追加

次に、Ｓｉ層５及びＳｉＧｅ層３にＳｉ基板１を露出させる穴ｈを形成し、Ｓｉ層５をＳｉ基板１上で支持する支持体７を、穴ｈが埋め込まれ且つＳｉ層５が覆われるようにしてＳｉ基板１上に形成する。 - 特許庁

The high-frequency parts include a SiGe power amplifier 17, an antenna switch 18, SAW filters 15, couplers 16, a VCO 19, SiGeLNA, a PIN diode, and a dielectric filter, etc., that were given a protection treatment on the chip surface in advance.例文帳に追加

また、前記高周波部品は、予め、チップ表面に保護処理を施したＳｉＧｅパワーアンプ１７、アンテナスイッチ１８、ＳＡＷフィルタ１５、カプラ１６、ＶＣＯ１９、ＳｉＧｅＬＮＡ、ＰＩＮダイオード、誘電体フィルタ等で構成する。 - 特許庁

An Si-collector embedded layer 11, a first base region 12 of an SiGeC layer having a high C content, a second base region 13 of an SiGeC or SiGe layer having a low C content and an Si gap layer 14 containing an emitter region 14a are stacked on an Si substrate 10.例文帳に追加

Ｓｉ基板１０に、Ｓｉコレクタ埋め込み層１１と、Ｃ含有率の高いＳｉＧｅＣ層からなる第１ベース領域１２と、Ｃ含有率の低いＳｉＧｅＣ層又はＳｉＧｅ層からなる第２ベース領域１３と、エミッタ領域１４ａを含むＳｉキャップ層１４とを積層している。 - 特許庁

In the photovoltaic device having pin junction using a-SiGe: H where an unbonding hand is terminated by hydrogen for (i) layer, the amount of hydrogen in a film decreases from a P-layer side to an n-layer side in the (i) layer, and at the same time the amount of Ge decreases in linkage.例文帳に追加

この発明は、未結合手を水素により終端したａ−ＳｉＧｅ：Ｈをｉ層に用いたｐｉｎ接合を備えた光起電力装置において、ｉ層でｐ層側からｎ層側へ向かって膜中の水素量が減少するとともにＧｅ量が連動して減少する。 - 特許庁

To achieve high speed operation by using Ge or SiGe as a semiconductor material composing a channel, and to achieve a CMOSFET which can attain desired threshold control and high effective mobility characteristics by a simple low temperature fabrication process.例文帳に追加

チャネルを構成する半導体材料にＧｅ又はＳｉＧｅを用いて高速動作を実現するとともに、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成することを可能とするＣＭＯＳＦＥＴを実現する。 - 特許庁

The semiconductor device having a capacitor comprises a storage node 4 and a cell plate 6 disposed oppositely while sandwiching a capacitor dielectric layer 5 wherein at least any one of the storage node 4 and the cell plate 6 are formed to have a mixed crystal layer of SiGe containing p-type impurities.例文帳に追加

本発明のキャパシタを有する半導体装置は、キャパシタ誘電体層５を挟んで互いに対向するストレージノード４およびセルプレート６を有し、そのストレージノード４およびセルプレート６の少なくともいずれかは、ｐ型不純物を含むＳｉＧｅの混晶層を有するように形成されている。 - 特許庁

Disclosed are the promoter DNA modified so as to be recognized by SigA and SigE to a SigA-recognized promoter and a base sequence comprising its vicinal bases, an expression vector comprising the promoter, a recombinant microorganism comprising the expression vector, and the method for producing the protein and the polypeptide by culturing the recombinant microorganism.例文帳に追加

ＳｉｇＡで認識されるプロモーター及びその近傍の塩基を含む塩基配列に対して、ＳｉｇＡ及びＳｉｇＥで認識されるように改変してなるプロモーターＤＮＡ；当該プロモーターＤＮＡを含有する発現ベクター、当該発現ベクターを含む組換え微生物、当該組換え微生物を培養することを特徴とするタンパク質又はポリペプチドの製造方法。 - 特許庁

In the method of manufacturing the silicon wafer for the CMOS device, the SiGe film and the SiC film are formed isolated from each other on a surface of the same silicon substrate using a selective epitaxial method or an ion implantation method, whereby an n-MOS device and a p-MOS device required for configuring the CMOS device are manufactured on the same silicon substrate isolated from each other like islands.例文帳に追加

ＣＭＯＳデバイス用シリコンウェハの製造方法において、同一シリコン基材の表面に、選択エピタキシャル法又はイオン注入法を用い、ＳｉＧｅ膜及びＳｉＣ膜を分離して形成し、ＣＭＯＳデバイスを構成するために必要なｎ−ＭＯＳデバイス、及びｐ−ＭＯＳデバイスを同一シリコン基材上に島状に分離して製造する。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of suppressing the number of increasing manufacturing processes and manufacturing cost, and capable of reducing the power consumption of the device and enhancing an yield of the device even if an SiGe epitaxial growth film is formed in a source-drain region of a P-type FET.例文帳に追加

本発明は、たとえＰ型ＦＥＴのソース・ドレイン領域にＳｉＧｅエピ成長膜を形成したとしても、製造工程の増加の抑制および製造コストの増加の抑制を図ることができ、デバイスの低消費電力化およびデバイスの歩留り向上を図ることができる、半導体装置の製造方法を提供する。 - 特許庁

With regard to a method of producing an SiGe semiconductor thin film by sputter deposition, a high frequency coil is installed around plasma generated on a target, and a current is made to flow to generate high-quality plasma, thereby producing a thin film having excellent semiconductor characteristics after sputter deposition.例文帳に追加

ＳｉＧｅ半導体薄膜を、スパッタ蒸着方法により作製する方法であって、ターゲット上に発生するプラズマの周辺に、高周波コイルを設置し、電流を流すことで、良質のプラズマを発生させて、スパッタ蒸着後の半導体特性が優れている薄膜を作製することからなるＳｉＧｅ半導体薄膜の作製方法、及びＳｉＧｅ薄膜。 - 特許庁

The layer 30 also has a heavily doped n-type Si body area 22, n--type Si area 23, SiGe channel area 24 containing an n-type impurity at a low concentration, lightly doped n-type Si cap layer 25, and contact 26 which is a conductor member connecting a gate electrode 17 to the Si body area 22.例文帳に追加

また、高濃度のｎ型Ｓｉボディ領域２２と、ｎ^- Ｓｉ領域２３と、低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４と、低濃度のｎ型Ｓｉキャップ層２５と、ゲート電極１７とＳｉボディ領域２２とを電気的に接続する導体部材であるコンタクト２６とが設けられている。 - 特許庁

This bipolar transistor comprises a GaAs substrate, an n-type collector region formed on the GaAs substrate, a p-type base region having a base layer consisting of p-type SiGe and having a composition, capable of lattice matching with the GaAs substrate and formed on the n-type collector region, and an n-type emitter region formed on the p-type base region.例文帳に追加

ＧａＡｓ基板と、前記ＧａＡｓ基板上に形成されたｎ型コレクタ領域と、前記ｎ型コレクタ領域上に形成され前記ＧａＡｓ基板と格子整合する組成のｐ型のＳｉＧｅからなるベース層を有するｐ型ベース領域と、前記ｐ型ベース領域上に形成されたｎ型エミッタ領域と、を備えることを特徴とするバイポーラ型トランジスタを提供する。 - 特許庁

The semiconductor base material comprises: a base material of an amorphous, a polycrystal, a metal or the like; the crystal nucleus of SiGe or Ge formed on the base material by a heat CVD method using a germanium halide and silanes as raw materials; and a Si polycrystal film formed on the crystal nuclei by a vapor phase deposition method.例文帳に追加

また、本発明の半導体基材は、非晶質、多結晶あるいは金属などの基材と、該基材上にハロゲン化ゲルマニウムとシラン類を原料とする熱ＣＶＤ法で形成されたＳｉＧｅあるいはＧｅの結晶核と、該結晶核上に気相堆積法で形成されたＳｉ多結晶膜とを有する。 - 特許庁

A semiconductor device with dummy patterns 20 for alleviating the micro-loading effect includes a semiconductor substrate 1 having thereon a middle annular region 300 between an inner region 200 and an outer region 400; the SiGe device 100 provided on the substrate within the inner region; and a plurality of dummy patterns provided on the substrate within the middle annular region.例文帳に追加

マイクロローディング効果を軽減するためのダミーパターン２０を備えた半導体装置は、内部領域２００と外部領域４００の間に中間環状領域３００が設けられた半導体基板１と、基板上、内部領域に設けられたＳｉＧｅ装置１００と、基板上、中間環状領域に設けられた複数のダミーパターンとを含む。 - 特許庁

This mesa-type semiconductor device has a thermal oxide film 16, that protects a pn junction surface, an n-type silicon layer 13, a p-type Si film 12 that is laminated and formed on the n-type silicon layer, and a p-type SiGe film 11 that is laminated and formed on the p-type Si film.例文帳に追加

ｐｎ接合面を保護するための熱酸化膜16を有するメサ型の半導体素子であって、ｎ型シリコン層13と、このｎ型シリコン層上に積層形成されたｐ型Ｓｉ膜12と、このｐ型Ｓｉ膜の上に積層形成されたｐ型ＳｉＧｅ膜11とを具備し、ｐ型ＳｉＧｅ膜11はｐ型Ｓｉ膜12によってｎ型シリコン層13から隔てられている。 - 特許庁

On a Si substrate 1, an Si-containing first semiconductor layer 2, an SiGe-containing second semiconductor layer 3, and a GaAs-containing third semiconductor layer 4 are successively formed in a laminated state in the order; and then active elements are formed respectively on the first or second semiconductor layer 2 or 3, and on the third semiconductor layer 4.例文帳に追加

Ｓｉ基板１上に、Ｓｉを含む第１の半導体層２と、第１の半導体層２上に形成され、ＳｉＧｅを含む第２の半導体層３と、第２の半導体層３上に形成され、ＧａＡｓを含む第３の半導体層４とを形成し、第１の半導体層２または第２の半導体層３と、第３の半導体層４とにそれぞれ能動素子を形成する。 - 特許庁

In the process for fabricating a thin film transistor on a substrate 1, a source S_1 and a drain D_1 are formed by growing an SiGe thin film containing P or B in the source S_1 and drain D_1 forming parts on the surface of a channel C_1 which is formed of an Si polycrystalline film on the substrate 1.例文帳に追加

基板１上に薄膜トランジスタを形成する方法であって、ソースＳ_1 およびドレインＤ_1 の形成が、上記基板１上に形成されたＳｉ多結晶膜からなるチャネルＣ_1 の表面のソースＳ_1 およびドレインＤ_1 形成予定部分に、ＰまたはＢを含有するＳｉＧｅ薄膜を成長させることにより行われる。 - 特許庁

In a MOSFET provided with a full-germanium silicide-formed gate electrode having a high work function, the gate electrode is formed by an auto-aligned reaction step between a silicide-formed metal and a semiconductor material containing silicon and germanium, or is preferably formed by a reaction between nickel and SiGe, and the work function of the gate electrode is finely adjustable.例文帳に追加

高い仕事関数を有するフルゲルマニウムシリサイド化ゲート電極を備えるＭＯＳＦＥＴにおいて、上記ゲート電極は、シリサイド化金属とケイ素及びゲルマニウムを含む半導体材料との間の自己整列反応工程によって形成され、好ましくは、ニッケルとＳｉＧｅとの間の反応によって形成され、上記ゲート電極の仕事関数は微調整可能である。 - 特許庁

A trench capacitor vertical-transistor DRAM cell in an SiGe wafer compensates for overhang of a pad nitride, by forming an epitaxial strained silicon layer on trench walls that improves transistor mobility, removes voids from the polysilicon filling, and reduces resistance on the bit line contact.例文帳に追加

ＳｉＧｅウェハ中のトレンチ・コンデンサ型縦形トランジスタＤＲＡＭセルにおいて、トレンチ壁上にトランジスタの移動度を向上させるエピタキシャル歪シリコン層を形成することによってパッド窒化物のオーバハングを補償し、トレンチのポリ充填物から空洞を除去し、ビット線接点の抵抗値を小さくする。 - 特許庁

In a planer type bidirectional photothyristor element which has a thyristor of a PNPN structure constituted of a PNP transistor Tr1 and an NPN phototransistor Tr2 on an Si substrate 1, hFE of the NPN phototransistor Tr2 is increased by using an SiGe layer as a base region 3a of the NPN phototransistor Tr2.例文帳に追加

Ｓｉ基板１上にＰＮＰトランジスタＴｒ１とＮＰＮフォトトランジスタＴｒ２とからなるＰＮＰＮ構造のサイリスタを有するプレーナ型双方向フォトサイリスタ素子において、ＮＰＮフォトトランジスタＴｒ２のベース領域３ａにＳｉＧｅ層を用いてＮＰＮフォトトランジスタＴｒ２のｈＦＥを高くする。 - 特許庁

This production method of a semiconductor base material comprises: forming crystal nucleus of SiGe or Ge on a base material, such as an amorphous, a polycrystal and a metal using a heat CVD method which is performed at a temperature of 550°C or lower using a germanium halide and silanes as raw materials; and forming a Si polycrystal film on the crystal nuclei by a vapor phase deposition method.例文帳に追加

５５０℃以下の温度でハロゲン化ゲルマニウムとシラン類を原料とする熱ＣＶＤ法を用いて、非晶質、多結晶あるいは金属などの基材上にＳｉＧｅあるいはＧｅの結晶核を形成し、該結晶核上に気相堆積法でＳｉ多結晶膜を形成する半導体基材の製造方法により、上記課題を解決する。 - 特許庁

A gate electrode 7P of the PMOS transistor consists of a lower layer film comprising an a-Si film 71 and a SiGe film 72, an upper layer film comprising a polysilicon film 73, a barrier film (SiO) 74 and a cap silicon film (a-Si) 75 thereover, and a metal silicide layer 12 formed on the surface of the cap silicon film 75.例文帳に追加

ＰＭＯＳトランジスタのゲート電極７Ｐはａ−Ｓｉ膜７１及びＳｉＧｅ膜７２からなる下層膜と、その上のポリシリコン膜７３、バリア膜（ＳｉＯ）７４、キャップシリコン膜（ａ−Ｓｉ）７５からなる上層膜と、キャップシリコン膜７５の表面に形成された金属シリサイド層１２とを備えている。 - 特許庁

In the process for producing a semiconductor substrate by epitaxially growing an SiGe epitaxial layer containing Ge at a set concentration and a silicon thin film sequentially on an SOI substrate and then performing heat treatment a plurality of times at a specified temperature in an oxidizing atmosphere, a silicon thin film is formed after the oxide film is removed.例文帳に追加

ＳＯＩ基板上に設定した濃度のＧｅを含むＳｉＧｅエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成し、次に酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板において、酸化膜を除去した後にシリコン薄膜を形成したことを特徴とする半導体基板の製造方法である。 - 特許庁

To provide a method for manufacturing a MOS-type field effect transistor for greatly improving the mobility of the electrons and positive holes of an nMOS and a pMOS and increasing speed and reducing power consumption by giving a larger tensile strain than that of a conventional structure laterally to a strain Si channel without increasing the Ge composition of a relaxation SiGe layer.例文帳に追加

緩和ＳｉＧｅ層のＧｅ組成を増大させることなく、歪みＳｉチャネルに、横方向に、従来構造よりも大きな引張り歪みを与えることにより、ｎＭＯＳ、ｐＭＯＳの電子、正孔の移動度を大きく向上させることができ、高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。 - 特許庁

A bipolar transistor (semiconductor device) 100 comprises a silicon layer 7, an impurity region 8 formed on the surface of the silicon layer 7, an emitter electrode 10a made of a polysilicon layer formed on the impurity region 8, and a SiGe layer 9 formed between the impurity region 8 and the emitter electrode 10a and having a width W2 smaller than the width W3 of the emitter electrode 10a.例文帳に追加

このバイポーラトランジスタ（半導体装置）１００は、シリコン層７と、シリコン層７の表面に形成された不純物領域８と、不純物領域８上に形成されたポリシリコン層からなるエミッタ電極１０ａと、不純物領域８とエミッタ電極１０ａとの間に形成され、エミッタ電極１０ａの幅Ｗ３よりも小さい幅Ｗ２を有するＳｉＧｅ層９とを備えている。 - 特許庁

A semiconductor device including a dummy pattern for reducing micro loading effect includes: a semiconductor substrate 1 on which a middle annular region 300 is provided between an internal region 200 and an external region 400; an SiGe device 100 provided in the internal region 200 on the substrate; and a plurality of dummy patterns 20 provided in the middle annular region 300 on the substrate.例文帳に追加

マイクロローディング効果を軽減するためのダミーパターンを備えた半導体装置は、内部領域２００と外部領域４００の間に中間環状領域３００が設けられた半導体基板１と、基板上、内部領域２００に設けられたＳｉＧｅ装置１００と、基板上、中間環状領域３００に設けられた複数のダミーパターン２０とを含む。 - 特許庁