「Two bit」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

If the BW bit pattern is selected in a sub-menu 53 and two specification patterns are specified in menus 58, 60, even the random pattern held in between can be selected, and the eye pattern and the jitter analysis result that is formed only from them can be displayed.例文帳に追加

サブ・メニュー５３でＢＷビット・パターンを選択し、２つの指定パターンをメニュー５８及び６０で指定すれば、これらに挟まれたランダム・パターンでも選択し、これらだけから生成されたアイパターンやジッタ分析結果を表示できる。 - 特許庁

In a magnetic data recording method, which records magnetic recording data on a magnetic stripe 2 of magnetic card 1 by a frequency modulation recording system, one bit of magnetic recording data comprises two or more contiguous magnetism signals of a specified length L.例文帳に追加

磁気カード１の磁気ストライプ２上に周波数変調記録方式で磁気記録データを記録する磁気データ記録方法において、磁気記録データの１ビットを規定長さＬでの複数個の連続した磁気信号で構成する。 - 特許庁

Memory cells are arranged so that data of one bit is stored by memory cells (MC1, MC2) of two bits, a plate electrode (CP) of a memory cell capacitor and a gate electrode (WL0-WL3) of a memory cell transistor are formed by the same manufacturing process.例文帳に追加

２ビットのメモリセル（ＭＣ１，ＭＣ２）で１ビットのデータを記憶するようにメモリセルを配置し、メモリセルキャパシタのセルプレート電極（ＣＰ）とメモリセルトランジスタのゲート電極（ＷＬ０−ＷＬ３）を同一製造工程で形成する。 - 特許庁

Write-in of a digital video signal of a low-order bit to a memory is omitted by a memory controller of a signal control circuit possessed by a display device in a second display mode in which the number of gradation is two gradation for a first display mode of multi-gradation.例文帳に追加

多階調の第１の表示モードに対して、階調数を２階調とした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁

A current combining circuit 13 sums different currents Ix and Ix/b from differential amplifiers 12A and 12B of two systems while weighting, based on the bit n(nx) to generate a current amount I having a large variation.例文帳に追加

電流合成回路１３では、２系統の差動アンプ１２Ａ，１２Ｂからの異なる電流Ｉｘ，Ｉｘ／ｂを、ビットｎ（ｎｘ）をもとに重み付けして足し合わせることで、変化の大きい電流量Ｉを生成する構成とされている。 - 特許庁

A setting value in one-bit or two-bits is stored in the delay setting register 16, and the first edge point is delayed by 1/2, 1/4, 2/4, or 3/4 clock period in response to the setting value.例文帳に追加

遅延設定レジスタ１６に１ビット又は２ビットの設定値を記憶させ、この設定値に応じて、１／２クロック周期だけ第１のエッジ点を遅延させたり、１／４、２／４、３／４クロック周期だけ第１のエッジ点を遅延させる。 - 特許庁

A meter ECU 10 is equipped with: a comparing part 13 for comparing signal levels on a communication line 7 with predetermined two receiving thresholds for magnitude; and a communication IC 12 for reproducing a bit stream on the basis of comparison results by the comparing part 13.例文帳に追加

メータＥＣＵ１０は、通信ライン７上の信号レベルと所定の２つの受信用閾値とを大小比較する比較部１３と、比較部１３による比較結果に基づいてビット列を再生する通信ＩＣ１２とを備える。 - 特許庁

Then, the DSV controller 44 adds the second subsequent value DSVm to the cumulative DSVs to the previous DSV adjustment bit in processing of the antecedent code word when the subsequent code word includes two DSV adjustment bits.例文帳に追加

そして、ＤＳＶコントローラ４４は、後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに第２後続値ＤＳＶｍを加算する。 - 特許庁

The receiver decides a secret quantum key bit value from a measured value of the time slot for the photon to arrive at or of the detector for the photon to arrive at by a quantum mechanical entanglement of phase and time between the two photons.例文帳に追加

二つの光子の間の位相と時間の量子力学エンタングルメントによって、受信器は、光子が到着した時間スロットの、あるいは、光子が到着した検出器の、それらの測定値から、秘密量子鍵ビット値を決定する。 - 特許庁

For example, the logical calculation is performed by a logical circuit that outputs "1" (TRUE) when two input values A, B of each one bit are A>B, and that outputs "0" (FALSE) when the input values are not A>B, or by a circuit that outputs a negative value.例文帳に追加

例えば、各１ビットの２つの入力値Ａ，Ｂが、Ａ＞Ｂのとき“１”（ＴＲＵＥ）、Ａ＞Ｂでないとき“０”（ＦＡＬＳＥ）の値を出力する論理回路、もしくはその否定の値を出力する回路によって論理演算を行う。 - 特許庁

The polarization direction of the light of each pixel of signal light is binarized in terms of space according to the data of each bit of two-dimensional data as in S polarization for data '0' and P polarization for data '1', and the signal light is recorded as a hologram.例文帳に追加

データ“０”はＳ偏光、データ“１”はＰ偏光、というように、２次元データの各ビットのデータに応じて、信号光の各画素の光の偏光方向を空間的に２値化し、その信号光をホログラムとして記録する。 - 特許庁

The 4-ary algorithm simultaneously encodes respective j=∞ Fibonacci codes in the odd and even interleaves of the input word such that the two bit-sequences formed by respective corresponding bits of the succession of output symbols are range-limited codewords.例文帳に追加

一連の出力記号の各々の対応するビットにより形成された２つのビット・シーケンスが範囲限定済みのコードワードになるよう、入力ワードの奇数および偶数インターリーブにおける各々のｊ＝∞フィボナッチ・コードを同時にエンコードする。 - 特許庁

A top down approach involves initializing a data tree based on the bit depth of the data; splitting a bin to form two separate bins based on a predetermined splitting condition; and repeating the splitting step until a terminating condition is achieved.例文帳に追加

トップ・ダウン手法は、データのビット深度に基づいてデータのツリーを初期化し、所定の分割条件に基づいてビンを分割して２つの別々のビンを形成し、終了条件に到達するまで分割段階を繰り返す、ことを含む。 - 特許庁

Packet-0 error detection software continuously receives teletext data from a teletext signal restoration device 13, detects whether or not a two-bit error occurs in teletext data of packet 0 and transmits error information Er if detected.例文帳に追加

パケット０エラー検出ソフトウェア４２は、テレテキスト信号復元装置１３からのテレテキストデータを連続して受けて、パケット０のテレテキストデータに２ビットエラーが生じたか否かを検出し、その検出時にエラー情報Ｅｒを送信する。 - 特許庁

A N+1 bit error detecting circuit 14A outputs a signal indicating that it is test-NG (defective products) when total of the number of error bits n1, n2 detected by the ECC circuit 12A at the time of read-out of two times exceeds N.例文帳に追加

Ｎ＋１ビットエラー検知回路１４Ａは、２度の読み出し時にＥＣＣ回路１２Ａにより検出されたエラービット数ｎ１，ｎ２の合計がＮを越えるとき、テストＮＧ（不良品）であることを示す信号を出力する。 - 特許庁

A semiconductor storage device includes: the TRUE side storage transistor and BAR side storage transistor; selection transistors connected between drains of both storage transistors and corresponding bit lines; a word line connected to gates of two selection transistors; a flip-flop composed by cross connecting two CMOS inverters; and two gate transistors connected between the drains of respective storage transistors and corresponding input/output section of the flip-flop.例文帳に追加

ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 - 特許庁

The semiconductor comprises a plurality of memory cells interconnected in series each having a floating gate and a control gate; two selection transistors connected across the plurality of memory cells; a bit line that contacts the impurity region of one of the two selection transistors; and a ground line that contacts the impurity region of the other of the two selection transistors.例文帳に追加

フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタと、前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトするビット線と、前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトするアース線とを有していることを特徴とする。 - 特許庁

Each bit constituting each of the layer address signals A13 to A15 is transmitted via at least two through electrodes parallel-connected in each controlled chip among multiple first through electrodes, and each bit constituting the command signal ICMD is transmitted via corresponding one through electrode selected by an output switch circuit and an input switch circuit.例文帳に追加

層アドレス信号Ａ１３〜Ａ１５を構成する各ビットは、複数の第１の貫通電極のうち、被制御チップごとに並列接続された少なくとも２本の貫通電極を経由して伝送され、コマンド信号ＩＣＭＤを構成する各ビットは、出力切り替え回路及び入力切り替え回路によって選択された対応する１本の貫通電極を経由して伝送される。 - 特許庁

In plural selection separation using an associative memory, a priority information holding section is given for each word data, at the same time each word bit information is outputted for each word, priority information specified arbitrarily for each word is also outputted simultaneously for each word, word selection for multi-bit is processed in an arbitrary priority order by combining these two pieces of information and controlling them.例文帳に追加

連想メモリを利用した、複数選択分離において、ワードデータとワード毎に優先度情報保持部を持ち、ヒット情報を各ワード毎に出力すると同時に、各ワード毎に任意に指定された優先度情報も各ワード毎に同時に出力しておき、それらの２つの情報を組み合わせて制御することで、マルチヒット時のワード選択を任意の優先順序で処理する。 - 特許庁

The outer circumferential face of a first metal pipe 8 of the refrigerating cycle is bit into and held to the first knurling part and the outer circumferential face of the second metal pipe 9 of the refrigerating cycle is bit into and held to the second knurling part so that the two first and second knurling parts are firmly fixed to the fixing block 7 without any welding works and without rotating the fixing block 7.例文帳に追加

そして、冷凍サイクルの第１金属パイプ８の外周面を第１ローレット部に食い込ませて保持させ、さらに、冷凍サイクルの第２金属パイプ９の外周面を第２ローレット部に食い込ませて保持させることで、溶着加工を行うことなく、また、固定ブロック７を回転させることなく、２本の第１、第２金属パイプ８、９を固定ブロック７に強固に固定した。 - 特許庁

A switching control part 30 is equipped with an inverter 32 and two AND gates 34 and 36 and selectively switches drivers 40 and 50 to which the pulse signal from the PCM-PWM conversion part 20 is inputted according to the value of the sign bit.例文帳に追加

切替制御部３０はインバータ３２と２つのアンドゲート３４、３６を備えており、符号ビットの値に応じて、ＰＣＭ−ＰＷＭ変換部２０から入力されるパルス信号が入力されるドライバ４０、５０を選択的に切り替える。 - 特許庁

To solve the problem that a conventional apparatus cannot cope with distortion and rotation of two dimensional digital pattern (page data), a position of a bit unit can not be specified, aberration caused by thickness, unevenness, wobbling, eccentricity, or the like become rotation, curve, distortion of data.例文帳に追加

従来装置では、２次元デジタルパターン（ページデータ）の歪みや回転には対応できず、ビット単位の位置を特定することができず、光ディスクの厚みムラや、面ブレ、偏心などにより生じた収差がデータの回転や湾曲、歪みとなって生じる。 - 特許庁

A sheet supporting unit 14 is constituted by a cylinder part 54 winding a tack sheet 13 and two flange parts 55, 56 provided in both ends of the cylinder part 54, and a group of holes corresponding to a specific bit pattern is formed in one flange part 56.例文帳に追加

シート支持ユニット１４を、タックシート１３が巻回される筒部５４と、筒部５４の両端に設けられる２つの鍔部５５および５６とで構成して、一方の鍔部５６に、特定のビットパターンに対応する一群の孔７３を形成する。 - 特許庁

These M bit signal lines are extended in the center direction of an array starting from a position on both end part sides in the array direction of the heater element and divided into two signal lines which select M/2 pieces of heater elements closer to the end part.例文帳に追加

このＭビットの信号線を、発熱素子の配列方向の両端部側の部位をそれぞれ始点として前記配列の中心方向に延在し、当該端部により近いＭ／２個の発熱素子を選択する２つの信号線に分ける。 - 特許庁

An MFP (Multi Function Peripheral) 1 reads N of two dimensional codes 21a, 22a, ..., and holds and connects data expressing that a cell is white or black at arrangement position (i, j) in each 2-dimensional code as C(1 i, j), C(2 i, j), ..., to generate N bit data D(i, j).例文帳に追加

ＭＦＰ１は、Ｎ個の２次元コード２１ａ、２２ａ・・・を読み取り、各２次元コードにおける配置位置（ｉ，ｊ）のセルが白か黒かに応じたデータをＣ（１，ｉ，ｊ）、Ｃ（２，ｉ，ｊ）・・・として保持、連結してＮビットデータＤ（ｉ，ｊ）を生成する。 - 特許庁

To provide a tuner device and a receiver capable of respectively outputting the 1st and 2nd transport stream data of two systems having a high bit error rate characteristic even though a 1st tuner part and a 2nd tuner part are provided on one board.例文帳に追加

第１チューナー部及び第２チューナー部を１枚の基板に設けても、ビットエラーレート特性の良い２系統の第１トランスポートストリームデータ及び第２トランスポートストリームデータをそれぞれ出力することができるチューナー装置及び受信装置を提供すること。 - 特許庁

The semiconductor device includes a series connection comprising two IBTDs 12, 13 and a DTMOS whose source electrode is connected to a memory node 17 between the IBTDs 12 and 13 and whose drain electrode is connected to a bit line 15.例文帳に追加

半導体装置は、２つの互いに直列に接続されたＩＢＴＤ１２，１３と、ソース電極がＩＢＴＤ１２とＩＢＴＤ１３との間のメモリノード１７に接続され、ドレイン電極がビット線１５に接続されたＤＴＭＯＳとを備えている。 - 特許庁

Especially a 3-1 LUT is used as two 2-1 LUTs and NOT or OR is introduced to these 2-1 LUTs to efficiently realize logical functions such as an addition/subtraction circuit, equivalency, size comparison, and multi- bit AND/OR.例文帳に追加

とくに、３−１のＬＵＴを２−１ ＬＵＴ２つとして用いて、それらの間に論理否定や論理和などを導入することで、加減算回路、等価性、大小比較、多ビットのＡＮＤ／ＯＲなどの論理関数を効率よく実現する。 - 特許庁

Multiple gradations may be realized by allocating three kinds of analog voltages (1st voltage V41, 2nd voltage V42, and 3rd voltage level V43) which are different in voltage level to the respective bits of the two-bit driving data as shown in Fig. (b).例文帳に追加

図４（ｂ）に示したように，２ビット駆動データの各ビットに対して，電圧レベルの異なる３種類のアナログ電圧（第１電圧レベルＶ４１，第２電圧レベルＶ４２，第３電圧レベルＶ４３）を割り当てて，多階調を実現するようにしてもよい。 - 特許庁

A unit cell constituting a memory of one bit is constituted of two magnetic resistance elements R22a, R22b magnetized so that respective direction of magnetization is reverse direction, and one semiconductor switch element T22 for selecting these magnetic resistance elements.例文帳に追加

１ビットのメモリを構成する単位セルが、互いの磁化の向きが反対向きとなるように磁化される２個の磁気抵抗素子Ｒ２２ａ、Ｒ２２ｂと、これら磁気抵抗素子を選択するための１つの半導体スイッチ素子Ｔ２２とから構成されている。 - 特許庁

The timing signal generating device 22 extracts a bit clock from the received sound signal, generates a timing signal of the same period as a vertical synchronizing signal of a two-dimensional video displayed on the television receiver 21 and transmits the timing signal to shutter eyeglasses 23.例文帳に追加

タイミング信号生成装置２２は、受信した音声信号からビットクロックを抽出し、テレビジョン受像機２１に表示される２次元映像の垂直同期信号と同一周期のタイミング信号を生成し、シャッタメガネ２３に送信する。 - 特許庁

Two analog digital converters 122 respectively send reproduced signals outputted from a filter 110 at sampling phases which are mutually shifted from the bit period by π/2 phase to equivalent circuits 123A and 123B by sampling the signals.例文帳に追加

アナログデジタルコンバータ１２２Ａと、アナログデジタルコンバータ１２２Ｂは、相互にビット周期に対してπ／２位相がずれたサンプリング位相で、フィルタ１１０が出力する再生信号をサンプリングして、等化回路１２３Ａと、等化回路１２３Ｂに、それぞれ送る。 - 特許庁

To provide a semiconductor non-volatile storage element and its manufacturing method for suppressing the deterioration of read currents due to bit interference in a semiconductor non-volatile storage element for storing two bits at the physically separated places of one element.例文帳に追加

１つの素子の物理的に離れた場所に２ビットを記憶させる半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制し得る半導体不揮発性記憶素子およびその製造方法を提供する。 - 特許庁

A mixer circuit 124 adds the fundamental wave component of a bit clock signal BCK to Q-signals (digital signals on a second channel) band-limited by an LPF 117, and adds up the addition signals and a second carrier signal Sc2 to execute a two-phase phase modulation.例文帳に追加

ＬＰＦ１１７で帯域制限されたＱ信号（第２チャネルのデジタル信号）に、ビットクロック信号ＢＣＫの基本波成分を加算し、その加算信号と第２のキャリア信号Ｓc2とをミクサ回路１２４で積算し、２相位相変調をする。 - 特許庁

In an elliptic curve group, verification that a value representative of a point R corresponds to the sum of two other points uG and vQ is obtained by deriving integers w and z of a reduced bit length so as to meet v=w/z.例文帳に追加

楕円曲線群においては、点Ｒを表現する値が、２つの別の点ｕＧとｖＱの合計に対応するかという検証は、縮小ビット長の整数ｗ、ｚを、ｖ＝ｗ／ｚとなるように導出することにより行われる。 - 特許庁

When an ink bleeding correction in printing the bar code is '+1 correction', that is, when the number of dots for printing the bar width is 5, two consecutive data of bit image information are taken out, and a processing unit of printing data is made 45 dpi when the data are 'black white'.例文帳に追加

バーコード印字におけるインクのにじみ補正が「＋１補正」である場合、即ち、バー幅印字ドット数が５ドットである場合、ビットイメージ情報の連続する２個のデータを取り出し、「黒白」となる場合は、印字データの処理単位を４５ｄｐｉとする。 - 特許庁

Then, information indicating a kind of error is, for example, information in which whether difference of the path memories between the disappearance path and the survival path is a shift error being different by only one bit or not, or whether the difference is the shortest mark shift error being different by two bits or not.例文帳に追加

ここで、誤りの種類を示す情報とは、たとえば、消滅パスと生き残りパスのパスメモリの違いが、１ビットだけ異なるようなシフトエラーであるか否か、あるいは、２ビット異なる最短マークシフトのエラーであるか否か、の情報である。 - 特許庁

The two signal lines of the M/2 bit signal line bits are wired so that the number of the signal lines is reduced as the signal lines recede from the respective start points and the remaining signal lines are biassed along with this to be shifted closer to the array of the heater element.例文帳に追加

当該２つのＭ／２ビットの信号線ビットの信号線を、それぞれの始点から遠ざかるに従って数を減じて行き、これに伴って残余の信号線が偏倚して発熱素子の配列に近くづいてゆくよう配線する。 - 特許庁

A four-level system (four-state system) used in a phase-gate operation is a tripod-shaped four-level system composed of two low-energy states |0> and |1> utilized for a quantum bit, a low-energy state |2> utilized supplementally, and an excited state |e>.例文帳に追加

位相ゲート操作で用いる四準位系(四状態系)は、量子ビットに利用する下二準位の状態｜０＞、｜１＞と補助的に利用する下準位の状態｜２＞と励起状態｜ｅ＞からなる三脚型の四準位系である。 - 特許庁

In a group of elliptic curves, whether a value representing the point R corresponds to a total sum of two separate points uG and vQ or not is verified by developing integer numbers w, z representing reduced bit lengths so that the expression v=w/z is true.例文帳に追加

楕円曲線群においては、点Ｒを表現する値が、２つの別の点ｕＧとｖＱの合計に対応するかという検証は、縮小ビット長の整数ｗ、ｚを、ｖ＝ｗ／ｚとなるように導出することにより行われる。 - 特許庁

Also, the error detection or error control of each one bit is performed by making modulation and transmission with the same signals in the two modulators, receiving and decoding the signals on a reception side and confirming that their codes are the same.例文帳に追加

また、上記の２つの変調器で同じ信号で変調して伝送し、受信側では、その信号を受信して復号し、それらの符号が同じであることを確認することにより、１ビットごとの誤り検出あるいは誤り制御を行う。 - 特許庁

In most cases, dotaku were excavated at a foot of a hill or a bit lower area than the top of it outside of a village and found laid down sideways in a relatively shallow hole with several tens of centimeters in depth (there are two cases of upside down burying). 例文帳に追加

埋納状況については村を外れた丘陵の麓、或いは頂上の少し下からの出土が大部分であり、深さ数十センチメートルの比較的浅い穴を掘って横たえた物が多い（逆さまに埋められた物も二例ある）。 - Wikipedia日英京都関連文書対訳コーパス

A method of reading a flash memory device divides a plurality of page buffers connected to a memory cell array through a lot of bit lines into at least two groups, sequentially shifts a point in time to drive the page buffers on a group unit and reads the storage status of each cell.例文帳に追加

フラッシュメモリ素子の読出し方法は、多数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つのグループに分割し、ページバッファをグループ単位で順次時点をずらして駆動し、各セルの記憶状態を読み出す。 - 特許庁

Data are transferred in parallel from two independent paths by a buffer memory control unit 11 to a rewritable buffer memory 12 in which a fixed bit length is made one data unit and data units are arranged in continuous addresses, and data are written for each data unit.例文帳に追加

定ビット長を１データ単位として連続した番地に配置した書き込み可能なバッファメモリ１２に対して、バッファメモリ制御部１１により２つ独立した経路から並列してデータを転送して、上記データ単位毎にデータの書き込みを行う。 - 特許庁

The superconductive single-flux quantum zinc filter comprises a 1st zinc filter composed of a shift register with taps, a two-bit destructive readout counter, and an adder, and a 2nd zinc filter composed of one or more nondestructive readout counters and a destructive readout counter.例文帳に追加

タップ付きシフトレジスタと２ビット破壊読み出しカウンタと加算器とからなる第１のジンクフィルタと、非破壊読み出しカウンタを１個以上と破壊読み出しカウンタとからなる第２のジンクフィルタと、から超電導単一磁束量子ジンクフィルタを構成する。 - 特許庁