「Two bit」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

When the number of gradation level to be realized is set to 'sixteen' (four bits) and a pulse width modulation based on upper and lower two bits is conducted for the intervals P1 and P2, a two bit constitution is used for the circuit (a counter, a comparator or the like) to conduct the pulse width modulation.例文帳に追加

実現すべき階調数を「１６」（４ビット）とし、部分選択期間Ｐ１，Ｐ２について各々上位および下位の２ビットづつに基づくパルス幅変調を行ったとすると、パルス幅変調を行うための回路（カウンタ、比較器等）として２ビット構成のものを用いることができる。 - 特許庁

This device is provided with two groups of dummy cell columns having respectively fixed dummy cells 21A, 21B and dummy bit lines 13A, 13B, two groups of dummy word lines 12A, 12B accessing respectively each fixed dummy cell 21A, 21B of each dummy cell column, and a dummy cell control circuit 9 selecting dummy word line 12A, 12B.例文帳に追加

それぞれ固定ダミーセル２１Ａ，２１Ｂ及びダミービット線１３Ａ，１３Ｂを有する２組のダミーセル列と、各ダミーセル列の各々の固定ダミーセル２１Ａ，２１Ｂをそれぞれアクセスする２組のダミーワード線１２Ａ，１２Ｂと、ダミーワード線１２Ａ，１２Ｂの選択を行うダミーセル制御回路９とを備える。 - 特許庁

To this end, the two-dimensional electron gas layer is provided within a mesa 111 (mesa structure) for coupling the bit elements, and the superconducting quantum box electrodes 101, 102 and an electron gas excluding electrode 112 are located on the two-dimensional electron gas layer of the mesa 111 (mesa structure).例文帳に追加

このため、ビット素子間結合用メサ部１１１（メサ構造）内に２次元電子ガス層が備えられ、超伝導量子箱電極１０１、１０２と電子ガス排除電極１１２とがビット素子間結合用メサ部１１１（メサ構造）の２次元電子ガス層上に配置されている。 - 特許庁

Each physical system has three energy levels in which two transitions are optically possible, and the quantum bit is expressed according to the state of superposition of the two levels constituting remaining optically prohibitive transition, and a plurality of physical systems are combined by a common resonator mode.例文帳に追加

各物理系は3つのエネルギー準位を有し、2つの遷移が光学的に遷移可能であり、量子ビットが残りの光学的に禁制な遷移を構成する2つの準位の重ね合わせの状態によって表され、複数の物理系が共通の共振器モードにより結合されている。 - 特許庁

This device is constituted so that input/output of data is performed in two directions of two side parts 113, 114 being adjacent and orthogonal each other of a square memory cell array in which memory cells are arranged in a matrix state at intersection positions of word lines and bit lines arranged in a lattice state and intersecting orthogonally each other.例文帳に追加

格子状に配列された互いに直交するワード線およびビット線の交差位置にメモリセルがマトリクス状に配置されている方形のメモリセルアレイの、互いに隣接して垂直な２つの縁（辺）部１１３，１１４の２方向にデータの入出力を行うように構成する。 - 特許庁

A transmitter terminal 10 encodes a one-bit message into two identical quantum states and transmits the message to a receiver terminal 20, and the receiver terminal 20 randomly selects either of the two quantum states and decodes the selected quantum state and successfully acquires the message, with a probability of 1/2.例文帳に追加

送信者端末１０からは１ビットのメッセージを同一の２つの量子状態に符号化して受信者端末２０に送信し、受信者端末２０は２つの量子状態のどちらか一方をランダムに選択して復号化を行い、１／２の確率でメッセージの取得に成功する。 - 特許庁

To make denser the embedded amount of bit information in a two-dimensional code of a square shape, which is effective for deducing the position and the attitude of a camera, capable of detecting the two-dimensional code from an arbitrary direction, as well as from substantially the exactly opposite direction.例文帳に追加

カメラ位置姿勢を推定する上で効果の高い正方形の形状を持った２次元コードで、その２次元コードに対してほぼ正対する方向からだけではなく、任意の方向から検出することを可能とする２次元コードへ、ビット情報の埋め込み量をより高密度化にする。 - 特許庁

Two or more kinds of content to be switched by the signal switch bit are associated with the power generation control information included in the communication frame, and the power generation voltage-exciting current control circuit 206 performs power generation control based on power generation control information having a content predetermined by the signal switch bit.例文帳に追加

通信フレームに含まれる発電制御情報には、信号切替えｂｉｔによって切り替えられる２種類以上の内容が対応付けられており、発電電圧・励磁電流制御回路２０６は、信号切替えｂｉｔによって内容が特定された発電制御情報に基づいて発電制御を行う。 - 特許庁

A transmitter 100 comprises: an LDPC encoder 101 to perform LDPC encoding to a main signal; a two-direction-switching type bit interleaver 104 which can switch a forward-direction reading function and a reverse-direction reading function in relation to an LDPC encoding bit row depending on the received state.例文帳に追加

送信装置１００は、主信号に対してＬＤＰＣ符号化を施すＬＤＰＣ符号化器１０１と、ＬＤＰＣ符号化ビット列に対して、受信状態に応じて、順方向読出しを行う機能と、逆方向読出しを行う機能とを切り替え可能な両方向切替型ビットインターリーバ１０４とを備える。 - 特許庁

A QR code is put together at a specified position of bit map data of an image, data outside an effective region of the bit map data, for example, of one head line or one or two head bytes is increased, and belt data indicative of an attachment position of the QR code is embedded in the part to store or fax the united data.例文帳に追加

画像のビットマップデータの所定の位置にＱＲコードを合成するとともに、ビットマップデータの有効領域外、例えば、先頭１ライン、先頭１又は２バイト分のデータを増加し、その部分にＱＲコードの添付位置を示す帯データを埋めて一体化したデータを保存またはファクシミリ送信する。 - 特許庁

A semiconductor storage device comprises a memory cell including: a latch circuit comprised of a cross-coupled inverter having two data holding nodes connected to a first bit line; a first switch part provided between the first bit line and each of the data holding nodes of the inverter; and a first word line for controlling the conduction of the first switch part.例文帳に追加

第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続されたインバータからなるラッチ回路と、第１のビット線とインバータの各データ保持ノードとの間に設けられた第１のスイッチ部と、第１のスイッチ部の導通を制御する第１のワード線とを備えて構成されるメモリセルを備える。 - 特許庁

Whether overlapping bits are present is determined by using bit strings of predicted arrival time zones and bit strings of regulated time zones, to determine whether each node and each link on the map data are passable, and an optimum route between two points reflecting the time regulation is searched by using the map data in reference to the determination result.例文帳に追加

そして、予想到達時間帯のビット列と、規制時間帯のビット列とを用いて、重複するビットがあるかどうかを判断して、地図データ上の各ノードおよび各リンクが通行可能か否かを判定し、当該判定結果を参照しながら、地図データを用いて時間規制を反映した２地点間の最適経路を探索する。 - 特許庁

A light receptor unit 20 receives the light and produces a binary signal in accordance with the intensity of the light and, when the bit pattern sequence included in the binary signal is coping with either one of the two bit pattern sequences, the light receptor unit 20 generates a logical signal 1 or a logical signal 0 to effect the reproduction of the information included in the light.例文帳に追加

受光ユニット２０は、前記光を受光してその光の強度に応じた二値化信号を生成し、該二値化信号に含まれるビットパターン系列が、前記二つのビットパターン系列のいずれか一方に対応するときに、論理信号１または論理信号０を発生して、前記光に含まれる情報の再生を行う。 - 特許庁

The quantum operation circuit adjusts a coupling force between a pair of superconducting charge quantum bit elements (superconducting quantum box electrodes 101, 102) by electrically controlling a two-dimensional electron gas layer electrostatically coupled to the pair of bit elements (superconducting quantum box electrodes 101, 102).例文帳に追加

この量子演算回路では、一対の超伝導電荷量子ビット素子（超伝導量子箱電極１０１、１０２）に対して静電的に結合された２次元電子ガス層を電気的に制御することによって、超伝導電荷量子ビット素子（超伝導量子箱電極１０１、１０２）間の結合の強さを制御する。 - 特許庁

Two syndromes S1, S3 are set for specifying the error position of information to be decoded and only with respect to a 1-bit error and a 2-bit error, a syndrome value/error position correspondence storage means 12 stores the correspondence between the combination of the values of the syndrome S1 and the syndrome S3 and the error position.例文帳に追加

復号対象となる情報の誤り位置を特定するための２つのシンドロームＳ１、Ｓ３が設定され、シンドローム値誤り位置対応記憶手段１２が１ビットの誤り及び２ビットの誤りに関してのみシンドロームＳ１の値及びシンドロームＳ３の値の組み合わせと誤り位置との対応を記憶する。 - 特許庁

As at least, two dummy cells 4 out of a plurality of dummy cells 4 are selected simultaneously when a main row address signal is made a low level, an input current flowing into the dummy bit line sense amplifier 5 can be increased more than conventional one, the dummy bit line sense amplifier 5 is operated at high speed, and activation timing of the sense amplifier 2 is made fast.例文帳に追加

メインローアドレス信号をローレベルにするときは複数のダミーセル４のうち少なくとも２個のダミーセル４を同時に選択するようにしたため、ダミービット線センスアンプ５に流れる入力電流を従来よりも増やすことができ、ダミービット線センスアンプ５が高速動作して、センスアンプ２の活性化タイミングが速まる。 - 特許庁

The input data are divided for every two bits from lower order, a total three bits of each set and a lower order set are grouped, and a combination in which an upper order 1 bit of the first group and the second group becomes 0 or 1 and the third bit from the lower order after operation of addition or subtraction becomes 1 is made a prescribed combination.例文帳に追加

ここで、入力データを下位から２ビットごとに区切り、各組と下位組の最上位ビットの計３ビットをグループとし、第１グループ及び第２グループの上位１ビットが共に０又は１であって加算又は減算の演算後の下位から３ビット目が１となる組み合わせを所定の組み合わせとする。 - 特許庁

The integrated circuit memory includes a circuit for individually activating word lines in a first one memory cell per bit operation mode, simultaneously activating at least two word lines in a second operation mode where two or more memory cells are dedicated to each data bit, and providing a word line sequence when first converting stored data in the array of memory cells from the first operation mode to the second operation mode.例文帳に追加

集積回路メモリは回路を含み、回路は、１ビットごとに１メモリセルの第１の動作モードにおいてワード線を個別に活性化し、各データビット専用に２個以上のメモリセルが与えられる第２の動作モードにおいて少なくとも２つのワード線を同時に活性化し、メモリセルのアレイに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与える。 - 特許庁

For the polygon of a size exceeding the prescribed size, by using the respective computing elements 3A, 4A, 5A, 6A, 7A and 8A inside the setup circuit 11 repeatedly for two or more times, accuracy required for arithmetic operations is secured regardless of the bit numbers of the respective computing elements.例文帳に追加

所定サイズを超えるサイズのポリゴンについては、セットアップ回路１１内の各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａを複数回繰り返して使用することにより、各演算器のビット数によらず、演算に必要な精度を確保する。 - 特許庁

In a data conversion method for converting bit map data or dot group data into B-reps data, two curved surfaces connected to a fillet surface are specified to prepare the fillet surface and then converted into B-reps data.例文帳に追加

ビットマップデータや点群データをＢ−ｒｅｐｓデータに変換するデータ変換方法において、フィレット面を作成するために該フィレット面に接続する２つの曲面を指定し、その後、Ｂ−ｒｅｐｓデータへの変換する。 - 特許庁

A digital video signal is inscribed with many pieces of bit signals from the most significant bits to the least significant bits and respective adjacent bits are divided into groups of two or more to be made to be scanned by using scanning electrodes being different with each other.例文帳に追加

ディジタル映像信号を最上位ビットから最下位ビットまで多数個のビット信号で表記し、各々の隣接ビットを２以上のグループに分離して互いに異なる走査電極を使用して走査させる。 - 特許庁

An image is shaped (step 604), a bit pattern is detected (step 605), a two-dimensional code is detected (step 606), and the identification information of the medium and position information in the medium are fetched (step 607) for storage (step 608).例文帳に追加

また、画像を整形し(ステップ６０４)、ビットパターンを検出し(ステップ６０５)、２次元コードを検出し(ステップ６０６)、媒体の識別情報及び媒体内の位置情報を取り出し(ステップ６０７)、記憶する(ステップ６０８)。 - 特許庁

Two word lines are provided, and an NMOS transistor NT33 (Vss side) and a PMOS transistor (power supply side) for data write control are added to a first inverter INV31 at a side a bit line BL11 is connected.例文帳に追加

ワード線を２本とし、ビット線ＢＬ１１が接続されている側の第１のインバータＩＮＶ３１に、データ書き込み制御用のＮＭＯＳトランジスタＮＴ３３（Ｖｓｓ側）とＰＭＯＳトランジスタ（電源側）を付加する。 - 特許庁

To provide a functional unit adapted so that a failure bit and a failure functional unit are easily determined when identification codes are mismatched in mounting of two units on the same device, and this is caused by one-point failure.例文帳に追加

同一装置に２台実装した場合において識別コードが不一致の場合に、それが１点故障による場合には、故障ビットおよび故障機能ユニットを容易に判定できるようにした機能ユニットを提供する。 - 特許庁

This is a converter of an NRZ signal with a bit duration T, which comprises an interferometer structure 10 having two pieces of arms 9, 11 provided with media 13, 15 of which the refractive indices vary according to optical power passing therethrough.例文帳に追加

通過する光パワーに応じて屈折率が変化する媒体１３、１５を備えた２本のアーム９、１１をもつ干渉計構造１０を含んでいる、ビット持続時間ＴをもつＮＲＺ信号の変換器。 - 特許庁

The three-value switching section 420 switches three input signals in accordance with two-bit control signals SW1, SW2 and inputs one selected signal to a clock terminal CK of the post-state flip-flop 410.例文帳に追加

３値切替部４２０は、２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ４１０のクロック端子ＣＫに入力する。 - 特許庁

An RS conversion circuit 110 has only one X×Y-bit memory 111 and also has two prescribed modes as a method for allocating the address of the memory 111 when reading and writing image data respectively.例文帳に追加

ＲＳ変換回路１１０は、Ｘ×Ｙビットのメモリ１１１を一つだけ有し、また、画像データの書き込み時及び読み出し時におけるメモリ１１１のアドレスの割り当て方法としてそれぞれ、所定の二つのモードを有する。 - 特許庁

On the basis of the respective taken creating conditions, a data description part DT where a plurality of cells are arranged in two dimensions is created, and white or black corresponding to the respective bit values of the card ID is written to each cell.例文帳に追加

そして、この取り込んだ各作成条件をもとに複数のセルを二次元配列したデータ記述部ＤＴを作成し、その各セルに上記カードＩＤの各ビット値に対応する白または黒を書き込む。 - 特許庁

To provide a conveying apparatus that prevents an article from being bit when a packaging material is cut off or sealed by a packaging machine, upon packing while big and small two articles are stacked and make a set.例文帳に追加

大小二個の物品を重ねてセットにした状態で包装する場合であって、包装機で包装材料を切り離したりシールしたりする際に、物品の噛込みが生じることを防止する搬送装置を提供する。 - 特許庁

To provide a device and a method which efficiently encode non-negative integer two-dimensionally arrayed data which requires to be hierarchically encoded in a prescribed order, such as zero bit plane numbers in the JPEG2000 format, in a memory saving manner.例文帳に追加

例えばＪＰＥＧ２０００方式におけるゼロビットプレーン数等のように所定の順序で階層的に符号化する必要のある非負整数２次元配列データを省メモリ且つ効率的に符号化する。 - 特許庁

The output data corresponding to the input PCM data 101 are obtained, by carrying out interpolation calculation processing, on the basis of the two acquired output data and a lower r-bit value of the input PCM data 101.例文帳に追加

そして、取得した２個の出力データと入力ＰＣＭデータ１０１の下位ｒビットの値とをもとに、補間演算処理を実行することにより、入力ＰＣＭデータ１０１に対応する出力データを求める。 - 特許庁

An element threshold voltage is changed by implanting/discharging a charge in or from a body region connected to the bit line BL of two partially depleted transistors connected in series with each other in response to data.例文帳に追加

直列接続された２つの部分空乏化トランジスタのうち、ビット線ＢＬに接続されたもののボディ領域に、データに応じて電荷の注入／吐き出しを行うことによって素子しきい電圧を変動させる。 - 特許庁

Program data of one bit and information whether the program unit PU stores program data or not can be read based on program signals ϕa and ϕb generated in accordance with electric resistance of the two program cells.例文帳に追加

２個のプログラムセルの電気抵抗に応じて生成されるプログラム信号φａおよびφｂによって、１ビットのプログラムデータと、当該プログラムユニットＰＵがプログラムデータを記憶しているか否かの情報とを読出すことができる。 - 特許庁

Since the expression of a signed bit and an absolute value is employed, variation in bits from positive to negative or from negative to positive becomes smaller than the complement notation of two and power consumption of the device can be reduced.例文帳に追加

上記のように、符号ビットと絶対値で表現することにより、正から負、または負から正という変化でのビット変動量が、２の補数表現よりも少なくなり、装置の消費電力削減が可能である。 - 特許庁

A driving signal selecting circuit 12 selects any of the inverse potential variation generating circuits 13a, 13b, 13c, 13d using a discriminated result of the EXOR 11 and two bit lines (BL and BLB) and drives it.例文帳に追加

駆動信号選択回路１２は、ＥＸＯＲ１１の判定結果及び２本のビット線（ＢＬとＢＬＢ）とを用いて逆電位変動生成回路１３ａ、１３ｂ、１３ｃ、１３ｄのいずれかを選択して駆動する。 - 特許庁

Deadly pseudo contours in a digital driving are effectively eliminated by arranging the bit array of two sheet digital drive display means, in an inversely symmetrical manner and displaying inputted video data.例文帳に追加

本発明によれば２枚のデジタル駆動ディスプレー手段のビット配列を逆対称に配置し入力される映像データをディスプレーさせることにより、デジタル駆動での致命的な擬似輪郭を除去できる効果がある。 - 特許庁

By using the two memory portions, even if one portion receives an excessive delay, it makes possible that the buffer generates the arrangement data stream from a plurality of delayed data portions by latency time of n bit block level.例文帳に追加

２つのメモリ部を使用することによって、たとえ１つの部分が過度の遅延を受けても、バッファがｎビットブロックレベルの待ち時間で複数の遅延されたデータ部分から配列データストリームを生成することを可能とする。 - 特許庁

To obtain a mechanism for detecting voltage drop in a semiconductor integrated circuit device provided with a latch circuit constituted of two inverters connected in inversely parallel so as to operate as a storage element holding data of one bit.例文帳に追加

１ビットのデータを保持する記憶素子として働くように逆並列に接続された二つのインバータで構成されるラッチ回路を備える半導体集積回路装置において、電圧低下の検出機構を得ること。 - 特許庁

A transmission circuit provided transmits an acoustic signal in which m bits are frequency division multiplexed and that allocates two different carrier frequencies to each bit such that duplication does not occur across m bits.例文帳に追加

ｍ個のビットを周波数分割多重した音響信号を送信する送信回路を設け、ｍ個のビットにわたって重複が生じないように各ビットごとに異なる２つの搬送波周波数をが割り当てる。 - 特許庁

In a pair of complementary type bit lines BL1/BL1# connected to a selected memory cell 3a, pre-charging and equalization are performed by supplying electric power from two systems of an internal voltage drop circuit 11 and a Vcc pre-charge circuit 12.例文帳に追加

選択されたメモリセル３ａに接続された相補型ビット線対ＢＬ１／ＢＬ１＃は、内部降圧回路１１とＶｃｃプリチャージ回路１２との２系統からの電力供給によってプリチャージおよびイコライズが行われる。 - 特許庁

A direction of the head bit of a control data column for divergence succeeding to a special control data column can be held in the fixed direction (positive, in figure) even in the rear of a data column in which it is unknown that any of positive or negative is a start bit by arranging the special control data column of two bytes at the rear of main data in which arbitrary data cannot be arranged.例文帳に追加

任意のデータを配置できない主データの後に２バイトの特殊制御データ列を配置することによって、正負の何れが開始ビットになっているのか分からないデータ列の後においても、特殊制御データ列に続く発散用制御データ列の先頭ビットの向きを一定方向（図８では、正）に保つことができる。 - 特許庁

A plurality of composite state amounts obtained by combining the state amounts of n (n≥3) pixels among pixels constituting picture data 403 are divided into two, and one part is correlated to the '0' of one bit data and the other to the '1' of one bit data, and the n correlated pixels are embedded in the picture data.例文帳に追加

画像データ４０３を構成するピクセルのうち、ｎ個（但し、ｎ≧３）のピクセルの状態量を組み合わせて得られる複数の複合状態量を二分し、その一方を１ビットデータの「０」に対応付け、その他方を１ビットデータの「１」に対応付け、対応付けしたｎ個のピクセルを画像データ中に埋め込んだことを特徴とする電子透かし。 - 特許庁

In a method of forming storage electrodes of a semiconductor device and also a method of forming a semiconductor, the composition and vapor-deposition conditions of each of a bit line hard mask nitride film and a bit line nitride film spacer are varied so that the two nitride films are formed to have different compositions and also to have different etching ratios.例文帳に追加

本発明は半導体素子の格納電極形成方法に関し、ビットラインハードマスク窒化膜と窒化膜スペーサそれぞれの成分と蒸着条件を変化させることにより、前記２つの窒化膜の組成が異なるよう形成され互いに異なる食刻比率を有するようにする半導体素子の形成方法に関するものである。 - 特許庁

A coherent interference effect between two beams is used, wherein one beam is delayed by a controllably variable time delay with respect to another analogous beam, to obtain a convolutional profile of the oscillatory component of an interference amplitude as a function of the time delay, having a peak value representing performance clearance between a zero bit and a 1 bit.例文帳に追加

ゼロ・ビットおよび１ビットの間のパフォーマンス・クリアランスを表すピーク値を有する、時間遅延の関数として干渉振幅の振動成分の畳み込み特性を取得するために、一方のビームはもう一方の類似したビームに関して制御可能に可変な時間遅延だけ遅らせた２つのビーム間のコヒーレント干渉効果が使用される。 - 特許庁

The optical signal quality supervisory system is provided with coupler that selects a bit rate of a supervisory control optical signal to be power then a bit rate of a main signal light so as to branch the supervisory control optical signal into two and with a transmission line system that uses this coupler to supervise the main signal falsely thereby supervising SD, EXC, APS, DCC with a simple circuit configuration.例文帳に追加

監視制御用光信号のビットレートを主信号光のビットレートよりも低くするとともに、監視制御用光信号を２分岐するカプラと、このカプラを用いて擬似的に主信号を監視する為の伝送路系を設けることにより、簡単な回路構成でＳＤ、ＥＸＣ、ＡＰＳ、ＤＣＣの監視を行うことが出来る。 - 特許庁