「WL」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

A semiconductor memory device has a control circuit in which reading operation for determining the resistance state of a variable resistive element VR is executed by applying a prescribed voltage to the selected memory cell MC arranged at the crossing part of a selected bit line BL and a selected word line WL and by detecting a current Icell flowing in the selected bit line BL.例文帳に追加

半導体記憶装置は、選択されたビット線ＢＬ及び選択されたワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電圧を印加して、選択されたビット線ＢＬに流れる電流Ｉｃｅｌｌを検知することにより、可変抵抗素子ＶＲの抵抗状態を判定する読み出し動作を実行する制御回路を備える。 - 特許庁

The memory block B is equipped with: multiple memory cells C provided in matrix configuration; multiple sub bit lines BL provided for each column; multiple word lines WL provided for each column and row, and common to the multiple memory blocks B; and a switch circuit SC for connecting a corresponding main bit line GL to any of the multiple sub bit lines BL.例文帳に追加

メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。 - 特許庁

The magnetic memory device includes an active area 11 formed in a first direction; an MTJ element 12, formed on the active area 11 and storing data by a change in the resistance value; and a gate electrode (word line WL) of cell transistors T1 and T2, formed on the active area 11 on both sides of the MTJ element 12 in a second direction orthogonal to the first direction.例文帳に追加

第１方向に形成されたアクティブエリア１１と、アクティブエリア１１上に形成され、抵抗値の変化によってデータを記憶するＭＴＪ素子１２と、ＭＴＪ素子１２の両側のアクティブエリア１１上に、第１方向と直交する第２方向に形成されたセルトランジスタＴ１，Ｔ２のゲート電極（ワード線ＷＬ）とを備える。 - 特許庁

Further, a plurality of flash memory cells MCn are provided which each include, at a surface part of the p-type well 12, a gate electrode having a floating gate FG which includes neither a source region nor a drain region, and is provided across a tunnel oxide film 21, and a control gate CG which is provided on the floating gate FG across an insulating film 22 to serve as a word line WL.例文帳に追加

また、そのｐ型ウェル１２の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜２１を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜２２を介して設けられたワード線ＷＬとなる制御ゲートＣＧとを有するゲート電極を備える、複数のフラッシュメモリセルＭＣｎを設けてなる構成とされている。 - 特許庁

In the cross section of the lens including the optical axis, when the position of the first grating wall surfaces is defined as a criterion out of regions divided by the first grating wall faces and extension lines of the first grating wall surfaces, the width wH of each light shielding member disposed in a high refractive index region and the width wL of the light shielding member disposed at a low refractive index region are set in an appropriate relation.例文帳に追加

前記光軸を含む前記レンズの断面において、前記第１の格子壁面及び該第１の格子壁面の延長線によって分けられた領域のうち、前記第１の格子壁面の位置を基準とした場合に前記高屈折率領域に配置された各々の前記遮光部材の幅ｗＨと、前記低屈折率領域に配置された該遮光部材の幅ｗＬは、適切の関係に設定される。 - 特許庁

Writing of information is performed only once by generating a photochromic phenomenon by two photon absorption at a core layer in which information is to be written by using gate light GL introduced as a wave light to the core layer and data light WL on which information is superimposed and which is introduced from an interface of a plane type optical waveguide and forming a scattering factor of the wave light.例文帳に追加

情報を書き込むコア層に導波光として導入したゲート光ＧＬと、情報が重畳され平面型光導波路の界面から導入したデータ光ＷＬとにより、情報を書き込むコア層に、２光子吸収によるホトクロミック現象を生じさせ、導波光の散乱要因を形成することにより、１度だけ情報の書込を行う。 - 特許庁

The vessel 1 having a transom type stern with the stern end submerging underwater about the full load draft line W.L. is provided with a water stream accelerating fin 10 having gaps S with respect to a stern surface 1a located under the stern end, wherein the gap S1 at an influx port of the fin 10 is formed greater than the gap S2 at an outflow port.例文帳に追加

トランサム型船尾を有し、満載喫水線Ｗ．Ｌ．に対して船尾端が水没する船舶１において、船尾端の下方部位に船底面１ａとの間に隙間Ｓを有して水流加速フィン１０を設けると共に、該水流加速フィン１０の流入口の隙間Ｓ１を流出口の隙間Ｓ２よりも大きく形成する。 - 特許庁

The erasion operation control device 10 of a flash memory is provided with a common discharge circuit section 20 connecting electrically and directly at least one out of a source part CSL, a drain part CBL, and a substrate part CWL constituting respective cell MC00-MCmn constituting a cell array 9 of a flash memory circuit, and a gate part WL during erasion operation in the flash memory.例文帳に追加

フラッシュメモリ回路のセルアレイ９を構成するそれぞれのセルＭＣ００〜ＭＣｍｎを構成するソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つと、ゲート部ＷＬとを当該フラッシュメモリに於ける消去動作中に電気的に直接接続させる共通放電回路部２０が設けられているフラッシュメモリの消去動作制御装置１０。 - 特許庁

In a semiconductor integrated circuit device, a data signal DO is read from the selected memory cell MC while maintaining the word line WL corresponding to the selected memory cell MC at an "H" level during an RMW operation, a data signal read from a register 4 is added to the data signal DO to generate a write data signal DI, and the data signal DI is written in the selected memory cell MC.例文帳に追加

この半導体集積回路装置では、ＲＭＷ動作時に、選択メモリセルＭＣに対応するワード線ＷＬを「Ｈ」レベルに維持したまま、選択メモリセルＭＣからデータ信号ＤＯを読み出し、そのデータ信号ＤＯにレジスタ４から読み出したデータ信号を加算して書込データ信号ＤＩを生成し、そのデータ信号ＤＩを選択メモリセルＭＣに書き込む。 - 特許庁

The magnetic memory includes a magnetization fixed layer 12A, having a fixed magnetization direction and a magnetization free layer 12C, having a variable magnetization direction and is also equipped with a plurality of magnetoresistive elements 12 for recording information by resistance values changing, depending on the magnetization direction of the magnetization free layer 12C; and word lines WL electrically connected to respective one end of the plurality of magnetoresistive elements 12.例文帳に追加

磁気メモリは、磁化の方向が固定された磁化固定層１２Ａと、磁化の向きが変化する磁化自由層１２Ｃとを含み、かつ磁化自由層１２Ｃの磁化の方向に基づいて変化する抵抗値により情報を記録する複数の磁気抵抗素子１２と、複数の磁気抵抗素子１２の一端に電気的に接続されたワード線ＷＬとを具備する。 - 特許庁

A column selecting circuit 16 is non-activated to prevent overlap of selecting a column selecting signal CLn and timing of non-activation of word lines WL based on an input signal EXBn of a glitch canceller 20 outputted preceding to a pre-charge signal PRE instead of a delay time τD added to a signal CAGn from which glitch noise caused by transition of an address CAn is eliminated.例文帳に追加

コラム選択信号ＣＬｎの選択とワード線ＷＬの非活性化のタイミングとの重なりを防止するために、アドレスＣＡｎの遷移に伴うグリッチノイズを除去した信号ＣＡＧｎに付加されていた遅延時間τＤに代えて、プリチャージ信号ＰＲＥに先行して出力されるグリッチキャンセラ２０の入力信号ＥＸＢｎに基づき、コラム選択回路１６を非活性化する。 - 特許庁

N-channel type memory cell selecting MISFETs, having gate electrodes 9A (word lines WL) using a p^+ poly-SiGe film 9p are formed in a memory array, and n-channel MISFETs, having gate electrodes 9B using an n^+ poly-SiGe film 9n and p-channel MISFETs, having gate electrodes 9C using the p^+ poly-SiGe film 9p, are formed.例文帳に追加

ｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ａ（ワード線ＷＬ）に用いたｎチャネル型のメモリセル選択用ＭＩＳＦＥＴをメモリアレイに形成し、ｎ^^+ポリＳｉＧｅ膜９ｎをゲート電極９Ｂに用いたｎチャネルＭＩＳＦＥＴおよびｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ｃに用いたｐチャネルＭＩＳＦＥＴを形成する。 - 特許庁

The device includes memory elements MC arranged at cross points of word lines WL and bit lines BL, a write driver WD supplying a writing current to the bit line BL, a writing control circuit WC controlling operation of the write driver WD, and a timing signal generating circuit 13 supplying a timing signal TS to the writing control circuit WC.例文帳に追加

ワード線ＷＬとビット線ＢＬの交点に配置された記憶素子ＭＣと、ビット線ＢＬに書き込み電流を供給するライトドライバＷＤと、ライトドライバＷＤの動作を制御する書き込み制御回路ＷＣと、書き込み制御回路ＷＣにタイミング信号ＴＳを供給するタイミング信号生成回路１３とを備える。 - 特許庁

Next, when a read command is issued, the row decoder 18 selects one of the word lines WL to be activated which has been selected in accordance with the active command, and also senses data from the already selected bit lines LBL, GBL, and outputs read data by selecting data of the address designated by the read command from among the data.例文帳に追加

次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 - 特許庁

The memory device further includes for each line among the row lines BL and/or the column lines WL a respective set of local lines LWL each one for selecting a group of memory cells P of the corresponding line, and also a respective set of selection elements each one for selecting the corresponding local line LWL in response to the selection of the respective lines.例文帳に追加

メモリ装置は、行ラインＢＬと列ラインＷＬとの双方又はいずれか一方のうちの各ラインに対し、対応するラインのメモリセルＰの群をそれぞれ選択するローカルラインＬＷＬの群をそれぞれ有するとともに、それぞれのラインの選択に応答して対応するローカルラインＬＷＬをそれぞれ選択する選択素子の群を有している。 - 特許庁

Bit line pre-charge circuits PCt, PCb pre-charging bit lines BLt, /BLt to ground voltage GND are arranged, and reference word lines RWLo, RWLe and a reference memory cell RMC are arranged so that potential difference is caused surely between bit lines BLt and /BLt when a word line WL is activated.例文帳に追加

ビット線ＢＬｔ，／ＢＬｔを接地電圧ＧＮＤにプリチャージするビット線プリチャージ回路ＰＣｔ，ＰＣｂを設け、ワード線ＷＬが活性化されたときビット線ＢＬｔ，／ＢＬｔ間に必ず電位差が生じるように参照ワード線ＲＷＬｏ，ＲＷＬｅ及び参照メモリセルＲＭＣを設ける。 - 特許庁

When an active command is issued, a row decoder 18 selects some of word lines WL designated by the active command and a column decoder 15 selects bit lines LBL, GBL designated by the active command from among the plurality of bit lines LBL, GBL, to decide a bit line to be sensed.例文帳に追加

アクティブコマンドにより、ロウデコーダ１８が複数のワード線ＷＬからアクティブコマンドで指定されたワード線ＷＬの一部を選択するとともに、カラムデコーダ１５が複数のビット線ＬＢＬ、ＧＢＬからアクティブコマンドで指定されたビット線ＬＢＬ、ＧＢＬを選択することにより、センス予定のビット線を決定する。 - 特許庁

A local decoder 100 controlling activation of each word line WL comprises a transistor 101 connected between a node N0 and N2, a transistor 103 connected between power source voltage and the node N0, and an inverter 105 driving a word line with power source voltage Vcc or ground voltage Vss in accordance with voltage of the node N0.例文帳に追加

各ワード線ＷＬの活性化を制御するローカルデコーダ１００は、ノードＮ０およびＮ２の間に接続されるトランジスタ１０１と、電源電圧ＶｃｃおよびノードＮ０の間に接続されるトランジスタ１０３と、ノードＮ０の電圧に応じてワード線を電源電圧Ｖｃｃまたは接地電圧Ｖｓｓで駆動するインバータ１０５とを含む。 - 特許庁

This device is provided with a WDRV generator 11 receiving a decoding signal bMWDRV of plural addresses ADD0 and outputting a word line driving signal WDRV, and a word line driver 12 receiving a decoding signal bmWL of another plural addresses ADD1 and a word line driving signal WDRV and driving a word line WL.例文帳に追加

複数のアドレスＡＤＤ０のデコード信号ｂＭＷＤＲＶを受けて、ワード線駆動信号ＷＤＲＶを出力するＷＤＲＶジェネレータ１１と、別の複数のアドレスＡＤＤ１のデコード信号ｂＭＷＬとワード線駆動信号ＷＤＲＶを受けて、ワード線ＷＬを駆動するワード線ドライバ１２とを具備する。 - 特許庁

This memory is provided with a memory cell MC arranged as a normal unit WL being addressable, a memory cell MC arranged as at least one unit RWL1 to replace the normal unit, an address bus 3 to which an address ADR can be applied, a redundant circuit 1 for selecting a redundant unit RWL1 connected to this address bus 3, and a processing unit 2.例文帳に追加

アドレッシング可能なノーマルユニットＷＬとしてまとめられたメモリセルＭＣと、それらのノーマルユニットを置き換えるための少なくとも１つのユニットＲＷＬ１としてまとめられたメモリセルＭＣと、アドレスＡＤＲを印加可能なアドレスバス３と、このアドレスバス３に接続され冗長ユニットＲＷＬ１を選択するための冗長回路１と、処理ユニット２が設けられている。 - 特許庁

In switching control using PFM, a duty DUT and a timer set value TMR are calculated in response to the smaller number of control periods Tc as a control period Tc (substantially the same as a switching period Tsw) indicating a time interval for executing output control for drive signals UH, UL, VH, VL and WH, WL becomes large.例文帳に追加

ＰＦＭを用いたスイッチング制御において、駆動信号ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬの出力制御を行う間隔を示す制御周期Ｔｃ（実質的にスイッチング周期Ｔｓｗと同じ長さである。）が長くなるに連れて、より少ない数の制御周期Ｔｃに対応して、デューティＤＵＴ及びタイマ設定値ＴＭＲの算出を行う。 - 特許庁

When a memory cell is constituted of a first transistor (101) conducted in accordance with a voltage level of a word line (WL) and a second transistor (102) which holds information-voltage transmitted from a data line through the first transistor while which can output information based on the information voltage, the second transistor is made a source follower.例文帳に追加

ワード線（ＷＬ）の電圧レベルに応じて導通される第１トランジスタ（１０１）と、この第１トランジスタを介してデータ線から伝達された情報電圧を保持するとともにその情報電圧に基づく情報出力を可能とする第２トランジスタ（１０２）とを含んでメモリセルが構成されるとき、上記第２トランジスタをソースフォロワとする。 - 特許庁

The memory blocks 2 are formed by laminating memory cell arrays MA including a plurality of bit lines BL, a plurality of word lines WL formed to cross the plurality of bit lines BL, and memory cells MC each arranged on a crossing point of the bit line and word line with one end connected to the bit line and the other end connected to the word line.例文帳に追加

メモリブロック２は、複数のビット線ＢＬ、複数のビット線ＢＬと交差するように形成された複数のワード線ＷＬ、ビット線ＢＬとワード線ＷＬとの各交差部に配置され、一端がビット線ＢＬに他端がワード線ＷＬにそれぞれ接続されたメモリセルＭＣを含むメモリセルアレイＭＡが積層されて構成されている。 - 特許庁

After that, the CVD method is used to form a deposition film 18 in the memory cell region Rmc and select gate region Rsg, remove the deposition film 18 from the memory cell region Rmc, form a block insulating film 16 on the charge film and deposition film 18, and form a word electrode WL and a select gate electrode SG on the block insulating film 16.例文帳に追加

次に、メモリセル領域Ｒｍｃ及びセレクトゲート領域ＲｓｇにＣＶＤ法により堆積膜１８を形成し、メモリセル領域Ｒｍｃから堆積膜１８を除去し、チャージ膜上及び堆積膜１８上にブロック絶縁膜１６を形成し、ブロック絶縁膜１６上にワード電極ＷＬ及びセレクトゲート電極ＳＧを形成する。 - 特許庁

The high intensity discharge lamp house and the storage device of a high intensity discharge lamp house have a double lamp WL or a multilamp ML having first and at least second high intensity mercury lamps M_1, M_2 having an inverted U-shape or a rectangular tubular body 5 or 6, and use the lamp house as a reflector.例文帳に追加

管体５又は６が略逆Ｕ字状又は方形状の第１及び少なくとも第２の高輝度水銀ランプＭ_１，Ｍ_２を有するダブルランプＷＬ或いはマルチランプＭＬを有すると共にランプハウスを反射板とした高輝度放電ランプハウス及び高輝度放電ランプハウス収納装置を提供する。 - 特許庁

A command latch circuit 100 to which an access command READ CMD is inputted outputs a low level pulse synchronizing with an external clock CLK, outputs an internal pre-charge signal PRE of a low level through a NAND gate 11 and a NAND gate 75 of a test mode sequence circuit 10, and resets an activation signal WL of a work line from a control circuit 200.例文帳に追加

アクセスコマンドＲＥＡＤ ＣＭＤが入力されたコマンドラッチ回路１００は、外部クロックＣＬＫに同期してローレベルパルスを出力し、テストモードシーケンス回路１０のＮＡＮＤゲート１１及びＮＡＮＤゲート７５を介してローレベルの内部プリチャージ信号ＰＲＥを出力して、制御回路２００からワード線の活性化信号ＷＬをリセットする。 - 特許庁

A capacitor 54 grounding the other end to a node Q, a source area and a gate electrode are mutually connected to one another for an n-type MOS transistor 50 connecting the source area/a drain area to BL and the node Q and connecting the gate electrode to WL, and the n-type MOS transistor 52 connecting the drain area to a power source line is connected.例文帳に追加

ソース領域／ドレイン領域がＢＬとノードＱとに接続されゲート電極がＷＬに接続されたｎ型ＭＯＳトランジスタ５０に対し、ノードＱに他端が接地されたキャパシタ５４とソース領域及びゲート電極が互いに接続されドレイン領域が電源線に接続されるｎ型ＭＯＳトランジスタ５２を接続する。 - 特許庁

A word line control part 13 controls the voltage of a high level showing that the word line control 13 has not selected the word line for the memory cell M accessed or not accessed on the basis of, a control signal ϕ for controlling the voltage of a high level of the word line WL and on the basis of a selection signal WLDEC outputted by a main decoder 11.例文帳に追加

メモリセルＭへのアクセス時と非アクセス時に応じてワードラインＷＬのハイレベルの電圧値を制御するための制御信号φと、メインデコーダ１１が出力する選択信号ＷＬＤＥＣとを基に、ワードライン制御部１３は、ワードラインＷＬが非選択であることを示すハイレベルの電圧値をメモリセルＭのアクセス時と非アクセス時に応じて制御する。 - 特許庁

A memory transistor MT as a memory cell of a semiconductor memory device is provided with a drain region 7, and a source region 9 that are formed in a silicon layer of an SOI substrate, a floating channel body formed in a silicon layer among the drain and source regions, and a gate electrode (word line WL) arranged on the channel body with a gate insulating film in between.例文帳に追加

半導体メモリ装置のメモリセルである記憶トランジスタＭＴは、ＳＯＩ基板のシリコン層に形成されたドレイン領域７及びソース領域９と、これらの領域の間のシリコン層に形成されたフローティングのチャネルボディと、チャネルボディ上にゲート絶縁膜を介して配置されたゲート電極（ワード線ＷＬ）と、で構成される。 - 特許庁

A DRAM apparatus has a bit line, a word line and a memory cell, and further has a word line potential control circuit that connects the word line and a counter electrode HVC1P of a plate of the memory cell during a predetermined period when a potential of the word line WL is switched from a selection potential VBOOT to a non-selection potential VNB.例文帳に追加

本発明に係るＤＲＡＭ装置は、ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、前記ワード線ＷＬを選択電位ＶＢＯＯＴから非選択電位ＶＮＢに切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極ＨＶＣ１Ｐとを接続するワード線電位制御回路を備えるものである。 - 特許庁

A memory peripheral circuit generates a first voltage (drain voltage Vd) and a second voltage (gate voltage Vg), applies Vd to the second source-drain region SBL and Vg to the word line WL during the data writing operation, and implants the hot-electron HE secondarily generated due to collision by electrolytic dissociation to the charge accumulating film CHS from the side of the second source-drain region SBL.例文帳に追加

メモリ周辺回路は、データの書き込み時に、第１の電圧（ドレイン電圧Ｖｄ）と第２の電圧（ゲート電圧Ｖｇ）を生成し、Ｖｄを第２のソース・ドレイン領域ＳＢＬにＶｇをワード線ＷＬに印加し、電離衝突に起因して２次的に発生させたホットエレクトロンＨＥを第２のソース・ドレイン領域ＳＢＬ側から電荷蓄積膜ＣＨＳに注入させる。 - 特許庁

A semiconductor storage device comprises: bit lines (BIT/BITB); a memory element (memory cell or local sense amplifier) connected to the bit lines; and a precharge circuit for applying a predetermined voltage (VDD) to the bit lines for a predetermined period (PRE=L) immediately before the memory element is set to an active state by activation of a word line (WL=H).例文帳に追加

ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 - 特許庁

This temporary water pipe line is so constituted that two-split metal connectors C inserted outward the outer circumferential surfaces of opposed both flanges A and A via ring packing materials 29 are fastened in the contracting direction so as to fasten and fix the both flanges A and A in the drawing direction and respective components of all the temporary water pipe line WL are detachably connected in order in an airtight state.例文帳に追加

対向せしめた両フランジＡ・Ａの外周面にリング状のパッキン材２９を介してその外方に挿着した二つ割り状の接続金具Ｃを縮径方向に締め込むことにより、両フランジＡ・Ａを引き寄せ方向に締込み固定し、全ての仮設水道管路ＷＬの各構成部材を順次気密状に且つ解離自在に連結する構成とする。 - 特許庁

The circuit for driving the word line includes: a first driving means (410) for driving a word line (WL) with an activation voltage (VPP), a second driving means (420) for driving the word line with an inactivation voltage (VPBW), and a third driving means (430) for driving the word line with a voltage (VSS) between the activation voltage and the inactivation voltage.例文帳に追加

本発明に係るワードライン駆動回路は、ワードライン（ＷＬ）を活性化電圧（ＶＰＰ）で駆動する第１駆動手段（４１０）と、前記ワードラインを非活性化電圧（ＶＢＢＷ）で駆動する第２駆動手段（４２０）と、前記ワードラインを前記活性化電圧と前記非活性化電圧との間の電圧（ＶＳＳ）で駆動する第３駆動手段（４３０）と、を備える。 - 特許庁

Namely, if it is necessary to provide the interconnection WL which is orthogonal to the interconnection WU due to the change of the design, the interconnection WR 2 in the upper layer is connected to a redundant via hole VR, thereby providing a structure by the redundant interconnection WR1 and the redundant via hole VR which allows an orthogonal interconnection.例文帳に追加

すなわち、設計の変更により、配線ＷＵと直行させる配線ＷＬを設ける必要が生じた場合、冗長ヴィアホールＶＲに対して上層の配線ＷＲ２の結線を行い直行配線を可能とする冗長配線ＷＲ１及び冗長ヴィアホールＶＲによる構造を備える。 - 特許庁

The projector comprises a power source device Ge for supplying the DC lamp 1 with driving power; a control microcomputer Mc for controlling the power source device; a reverse connection detecting circuit 7 for detecting a voltage between the DC lamp 1 and the power source Ge; and a reverse connection warning lamp WL connected to the control microcomputer Mc.例文帳に追加

直流ランプ１に駆動用電力を供給している電源装置Ｇｅと、電源装置を制御する制御用マイコンＭｃと、直流ランプ１と電源装置Ｇｅの間の電圧を検知する逆接続検出回路７と、制御用マイコンＭｃと接続された逆接続警告ランプＷＬとを有している。 - 特許庁

The semiconductor storage device includes a plurality of memory mats MAT0 to MAT8 arranged in line and a column of sense amplifier array SAA disposed between the neighboring memory mats, and activates each dummy word line DWL in the memory mats neighboring to the selected memory mat by responding to an activated word line WL in the selected memory mat.例文帳に追加

一列に配列された複数のメモリマットＭＡＴ０〜ＭＡＴ８と、隣り合うメモリマットの間に配置されたセンスアンプ列ＳＡＡとを備え、選択されたメモリマットにおけるワード線ＷＬの活性化に応答して、当該選択されたメモリマットの隣にあるメモリマットにおけるダミーワード線ＤＷＬを活性化する。 - 特許庁

In the fabrication process, a silicon nitride film 9 is left only on a region for forming the gate electrode 8A (word line WL) of an MISFET for selecting the memory cell of a DRAM, and not left on the gate electrode 8B of an MISFET constituting a logic LSI and on the gate electrodes 8C and 8D constituting the memory cell of an SRAM.例文帳に追加

ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）を形成する領域の上部のみに窒化シリコン膜９を残し、ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極８Ｂの上部およびＳＲＡＭのメモリセルを構成するゲート電極８Ｃ、８Ｄの上部には窒化シリコン膜９を残さないようにする。 - 特許庁

This random access memory device is provided with NMOS transistors 14 connecting one end of plate lines PLS0-PLSm to word lines WL 0-WLm in accordance with switch control signals SELa, SELb, and NMOS transistors 16 connecting the other end of plate lines PLS0-PLSm to reference voltage (ground voltage) in accordance with switch control signals PRCHGa, PRCHGb.例文帳に追加

スイッチ制御信号ＳＥＬａ，ＳＥＬｂに応じてプレートラインＰＬＳ０〜ＰＬＳｍの一端をワードラインＷＬ０〜ＷＬｍに接続するＮＭＯＳトランジスタ１４と、スイッチ制御信号ＰＲＣＨＧａ，ＰＲＣＨＧｂに応じてプレートラインＰＬＳ０〜ＰＬＳｍの他端を基準電圧（接地電圧）に接続するＮＭＯＳトランジスタ１６とを設ける。 - 特許庁

When a display 33 displays a diffusion weighted imaging Idw (x, y), the window level WL and the window width WW are set by a diffusion parameter which is computed with a magnetic resonance signal collected by a scanning part 2 in order to form the difusion weighted imaging Idw (x, y).例文帳に追加

表示部３３が拡散強調画像Ｉｄｗ（ｘ，ｙ）を表示する際のウィンドウレベルＷＬとウィンドウ幅ＷＷとを、その拡散強調画像Ｉｄｗ（ｘ，ｙ）を生成するためにスキャン部２によって収集された磁気共鳴信号によって算出される拡散パラメータに基づいて設定する。 - 特許庁

In accordance with a readout address ADDr inputted to a readout port 2, a word line decoder 20r for selectively activating the word line WL is provided independently of a digit line decoder 20w for selectively activating the WDL in accordance with a writing address ADDw inputted to a writing port 3.例文帳に追加

読出ポート２に入力された読出アドレスＡＤＤｒに応じて、ワード線ＷＬを選択的に活性化するワード線デコーダ２０ｒと、書込ポート３に入力された書込アドレスＡＤＤｗに応じて、ライトディジット線ＷＤＬを選択的に活性化するディジット線デコーダ２０ｗとは、独立に設けられる。 - 特許庁

According to the present invention, loads to a driver circuit for driving the word lines or a power supply circuit for supplying operation voltage to the driver circuit are reduced in comparison with the case of starting many word lines in one memory cell mat since the memory cell mats MAT in which the plurality of word lines WL are started are distributed.例文帳に追加

本発明によれば、複数のワード線ＷＬが立ち上がるメモリセルマットＭＡＴを分散させていることから、一つのメモリセルマット内において多数のワード線を立ち上げる場合に比べて、ワード線を駆動するためのドライバ回路や、ドライバ回路に動作電圧を供給する電源回路への負荷が軽減する。 - 特許庁

In the camera housing 50 constituted so that a housing 51 inside which the camera 60 is hermetically enclosed and housed is put in the medium having the larger refractive index than the air so as to photograph an external subject, the housing 51 has an optical window WL disposed to be positioned on the optical axis of the photographic lens PL of the camera 60.例文帳に追加

内部にカメラ６０を密閉・格納したハウジング５１を空気より屈折率の大きい媒質内に入れて外部被写体を撮影するように構成したカメラハウジング５０において、ハウジング５１が、カメラ６０が有する撮影レンズＰＬの光軸上に位置するように配設された光学窓ＷＬを有して構成される。 - 特許庁

The memory string MS comprises a columnar semiconductor CLmn extended vertically with respect to a substrate Ba, a trap film (charge accumulation layer) 21 contacted with the columnar semiconductor CLmn for accumulating charges, a block insulating film 22 contacted with the trap film 21, and a word line WL contacted with the block insulating film 22.例文帳に追加

メモリストリングスＭＳは、基板Ｂａに対して垂直方向に延びる柱状半導体ＣＬｍｎと、柱状半導体ＣＬｍｎに接し且つ電荷を蓄積するトラップ膜（電荷蓄積層）２１と、トラップ膜２１に接するブロック絶縁膜２２と、ブロック絶縁膜２２と接するワード線ＷＬとを備える。 - 特許庁

Since the water suction holes 3b are thus provided limited to the specific part 3a of the water suction pipe 3, even if a part of the water suction pipe 3 is exposed to air due to the fall of the underground water level WL, efficient water absorption can be continuously performed while the specific part 3a provided with the water suction holes 3b is kept unexposed to air.例文帳に追加

このように吸水孔３ｂを吸水管３の特定箇所３ａに限定して設けることで、地下水位ＷＬの低下により、吸水管３が空気に曝露される部分がでてきても、吸水孔３ｂを設けた特定箇所３ａが空気に曝露されないまま、効率的な吸水を継続的に行うことができる。 - 特許庁