「core memory」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

An operation state control circuit of the memory core control circuit inactivates an operation state control signal after a lapse of specific time from the inactivation of the external control signal, at the burst read operation.例文帳に追加

メモリコア制御回路の動作状態制御回路は、バースト読み出し動作時に、外部制御信号の非活性化から所定時間の経過後、動作状態制御信号を非活性化させる。 - 特許庁

A void fraction measuring device 10, which measures void fraction inside a core of a boiling water reactor includes a detector assembly 20, a void fraction dependency memory 13 and a void fraction calculating device 14.例文帳に追加

沸騰水型原子炉の炉心内のボイド率を測定するボイド率測定装置１０に、検出器集合体２０とボイド率依存性記憶器１３とボイド率算出器１４とを備える。 - 特許庁

To provide a semiconductor memory device which has such constitution that a SRAM is interchangeable with an interface using a DRAM core and which has no buffer for adjusting write timing.例文帳に追加

本発明は、ＤＲＡＭコアを用いてＳＲＡＭとインターフェースが互換の構成であり、書き込みタイミング調整用のバッファを持たない半導体記憶装置を提供することを目的とする。 - 特許庁

A memory core circuit group 16 controlled to activation and inactivation and a self-refresh oscillating circuit 19 being always active are connected to the third internal power source voltage generating circuit 13.例文帳に追加

第３の内部電源電圧生成回路１３は活性と非活性とに制御されるメモリコア回路群１６と常時活性のセルフリフレッシュ発振回路１９が接続されている。 - 特許庁

To shorten the occupancy time of a bus between a core part and a memory, especially for a general-purpose processor, by compressing data transferred on the bus in the unit of several bits.例文帳に追加

バスで転送されるデータを数ビット単位で圧縮することによって、特に汎用プロセッサにおいてコア部分とメモリ間のバス占有時間を減少させることを目的とするものである。 - 特許庁

The mask circuit receives a command control signal, grasps an operation state of the memory core after that, and activates a mask signal when a command control signal newly supplied cannot be received.例文帳に追加

マスク回路は、コマンド制御信号を受けてその後のメモリコアの動作状態を把握し、新たに供給されるコマンド制御信号が受け付け不可能なときにマスク信号を活性化する。 - 特許庁

An internal clock 109 for self-refresh and a refresh-enable signal 110 are transferred to a memory control circuit 107 of a logic circuit section 1 from a refresh-circuit section 108 of a DRAM core section 2.例文帳に追加

ＤＲＡＭコア部２のリフレッシュ回路部１０８から、セルフリフレッシュ用内部クロック１０９及びリフレッシュイネーブル信号１１０をロジック回路部１のメモリコントロール回路１０７に転送する。 - 特許庁

The memory elements use a power supply voltage higher than the programmable core logic power supply voltage during normal operations, and can be power supplied using the same power supply voltage during data loading operations.例文帳に追加

通常動作の間、メモリ要素はプログラマブルコアロジック電源電圧より大きい電源電圧を用い、データローディング動作の間、それと等しい電源電圧を用いて電力供給され得る。 - 特許庁

Continuity checking diodes 15a1, 15a2 and 15a3 are connected between the continuity test-dedicated terminal 6a and internal terminals 13a1, 13a2 and 13a3 of the memory chip core 2a, respectively.例文帳に追加

導通テスト専用端子６ａとメモリチップコア２ａの内部端子１３ａ１、１３ａ２、１３ａ３の間にはそれぞれ導通チェック用ダイオード１５ａ１、１５ａ２、１５ａ３が接続されている。 - 特許庁

To provide a method and apparatus for collecting core instruction traces or mutual connection traces without using an externally attached logic analyzing device or an additional memory array on chip.例文帳に追加

外部に取り付けた論理分析装置も追加のチップ上メモリアレイも用いずにコア命令トレースまたは相互接続トレースを収集するための方法および装置を提供する。 - 特許庁

In a processor 10 of the control substrate 1, a nonvolatile memory 105, a trace information gathering part 106, a wireless communication part 107, and an antenna 108 are incorporated in addition to a processor core 100.例文帳に追加

制御基板１のプロセッサ１０には、プロセッサコア１００に加えて、不揮発メモリ１０５，トレース情報採取部１０６，無線通信部１０７及びアンテナ１０８が内蔵されている。 - 特許庁

After performing wafer level burn-in, a WLBI mode is released, test data is read out from a memory core 2 by an external tester via a pin 10 under a test mode, and test data is compared with an expected value.例文帳に追加

ウェハレベルバーンインの実行後に、ＷＬＢＩモードを解除し、テストモード下で、ピン１０を介して、外部テスタがメモリコア２からテストデータを読み出し、テストデータと期待値とを比較する。 - 特許庁

In addition, people wanted to dynamically load things at run time, or to junk parts of their program after the init code had run to save in core memory and swap space. 例文帳に追加

それぞれのコンソールは、個別の出力チャンネルを持っており、 また FreeBSDはある仮想コンソールから次に切り替えるのに応じて、キーボード入力とモニター出力を適切につなぎ直します。 - FreeBSD

A process scheduling change part 102 receives an interruption from the memory scheduler 200 to change a process scheduling condition of a CPU core 11 from a priority of a process to the bus use rate thereof.例文帳に追加

プロセススケジューリング変更部１０２は、メモリスケジューラ２００からの割り込みを受け、ＣＰＵコア１１のプロセススケジューリング条件を、プロセスの優先度からプロセスのバス使用率に変更する。 - 特許庁

A semiconductor integrated circuit Chip includes a CMOS circuit Core for treating an input signal In in an active mode, a control switch Cnt_SW, and a control memory Cnt_MM.例文帳に追加

半導体集積回路Ｃｈｉｐは、アクティブモードの間に入力信号Ｉｎを処理するＣＭＯＳ回路Ｃｏｒｅと、制御スイッチＣｎｔ＿ＳＷと、制御メモリＣｎｔ＿ＭＭとを含む。 - 特許庁

The DMAC performs DMA transfer from the local memory 200X (200Y) to the ASRC 12 using a period when the DMAC is not accessed by the processor core 300X (300Y).例文帳に追加

また、ＤＭＡＣ１００は、プロセッサコア３００Ｘ（３００Ｙ）からのアクセスが行われていない期間を利用して、ローカルメモリ２００Ｘ（２００Ｙ）からＡＳＲＣ１２へのＤＭＡ転送を行う。 - 特許庁

A ROM 2 selects read original data DTR directly obtained from the memory core 22 by a data selection part 213 and the fixed value FXVL, and outputs them as read data DTC.例文帳に追加

ＲＯＭ２は、データ選定部２１３によってメモリコア２２から直接に得られた読み出し原データＤＴＲと固定値ＦＸＶＬとを選択して、読み出しデータＤＴＣとして出力する。 - 特許庁

A circuit that changes its internal state when the ICE 20 for CPU core reads content in the register or memory, such as a read pointer of a receiving FIFO circuit 13, includes a circuit for reading the content in the register or memory while maintaining the internal state.例文帳に追加

受信用ＦＩＦＯ回路１３のリードポインタのように、ＣＰＵコア用ＩＣＥ２０がレジスタやメモリの内容を読み出すと内部状態が変化する回路では、内部状態を保存したままレジスタやメモリの内容を読み出すことができる回路を付加する。 - 特許庁

The core 32 of a differential transformer 30 of a measuring head 10 is attached to an arm 18 by way of a coil spring 60 of shape memory alloy and the bobbin 34 of the differential transformer 30 is attached to the head body 22 by way of the coil spring 62 of shape memory alloy.例文帳に追加

本発明は、測定ヘッド１０の差動トランス３０のコア３２を形状記憶合金製のコイルばね６０を介してアーム１８に取り付け、差動トランス３０のボビン３４を形状記憶合金製のコイルばね６２を介してヘッド本体２２に取り付ける。 - 特許庁

When a failure of a transport core 112 is detected, a failure information storage routine 150 saves transport firmware failure information to a memory 120, and sets the saved area as a storage object area or nonvolatile object area by a memory management table 112.例文帳に追加

トランスポートコア１１２の障害発生が検出されると，障害情報格納ルーチン１５０は，トランスポートファームウェア障害情報をメモリ１２０に退避し，その退避領域をメモリ管理テーブル１２２で格納対象領域，不揮発対象領域に設定する。 - 特許庁

In a signal processor including the video scaler having the minimum size output memory, control is performed so that image data can be read out from the output memory after minimum time requirement because the scaler core store scaled image data in the output memory, which may offer the same performance as when the output memory is sized in accordance with the number of horizontal output pixels.例文帳に追加

さらに、本発明の縮小された出力メモリを具備したビデオスケーラを含む信号処理装置はスケーラコアによってスケーリングされた映像データが出力メモリに貯蔵されてから最小必要時間が経過した後、出力メモリから映像データが読み出されるように制御することによって出力メモリが出力水平ピクセルの数に対応する大きさを有するのと同一な性能を有する。 - 特許庁

When a mode wherein compressed data are not transferred is set in data compression, a compressing/expanding core 503 carries on only a compressing process for data stored in a source FIFO memory 501 through a destination FIFO memory 502, measures the number of compressed data by an internal register 506, and controls the execution of destination DMA(direct memory access) for transferring the compressed data to the memory.例文帳に追加

データ圧縮時に圧縮したデータを転送しないモードが設定された場合に、圧縮／伸長コア５０３がデスティネーションＦＩＦＯメモリ５０２を介してソースＦＩＦＯメモリ５０１に記憶されるデータに対して圧縮処理のみを継続して、圧縮されたデータ数を内部レジスタ５０６により計測して、圧縮されたデータをメモリに転送するデスティネーションＤＭＡの実行を制御する構成を特徴とする。 - 特許庁

To form multiple layers by increasing the number of laminated layers to increase a capacity while an optical memory element production process (especially, a process for laminating a core layer and a clad layer) is made efficient and simple when the optical memory element is produced easily and inexpensively by forming the core layer and the clad layer from a resin and forming an uneven pattern easily.例文帳に追加

コア層及びクラッド層を樹脂製にし、上記の凹凸パターンを簡易に形成できるようにして、光メモリ素子を容易かつ安価に実現できるようにする場合に、光メモリ素子の製造工程（特に、コア層及びクラッド層を積層する工程）の効率化，簡略化を図りながら、大容量化を実現すべく積層数を増やして多層化できるようにする。 - 特許庁

Each core 112 of a multi-core processor 11 allocates a virtual address inside a main memory space to a physical register inside a register file 1112 based on a request from a program, records correspondence relation between the virtual address and the physical register in a virtual register conversion table 1121, and manages it.例文帳に追加

マルチコアプロセッサ１１の各コア１１２は、プログラムからの要求に基づき、メインメモリ空間中の仮想アドレスをレジスタファイル１１１２内の物理レジスタに割り当て、当該仮想アドレスと物理レジスタとの対応関係を仮想レジスタ変換表１１２１に記録して管理する。 - 特許庁

When a data request for data for interruption to be used by interruption processing is transmitted from a CPU core 10 as a CPU due to the occurrence of interruption, the data for interruption corresponding to the data request are read from the cache memory, and transmitted via a CPU interface 22 to the CPU core 10.例文帳に追加

割り込みの発生によりＣＰＵとしてのＣＰＵコア１０から割り込み処理で用いる割り込み用データのデータ要求が送信された場合に、そのデータ要求に対応する割り込み用データを前記キャッシュメモリから読み出してＣＰＵインタフェース２２を介してＣＰＵコア１０に送信する。 - 特許庁

The intratubal expansion part 9 has a cylinder part 11 attachable to the core metal part 2 and a pestle-shaped part 12, which is formed integrally with the cylinder part 11 and is made of a shape memory material that returns the original shape by being displaced toward a direction crossing a longer direction of the core metal part 2.例文帳に追加

管腔拡張部９は上記芯金部２に装着可能な円筒部１１と、この円筒部１１に一体に形成されかつ上記芯金部２の長手方向と交差する方向に変位することにより原形状に復帰する形状記憶物質からなる杆状部１２とを有している。 - 特許庁

A system BIOS executes, according to rating information stored in a nonvolatile memory 151 of the battery 150, processing for setting one of a multi-core mode enabling operation of the two cores 112 and 113 and a single core mode enabling operation of either one of the two cores 112 and 113.例文帳に追加

システムＢＩＯＳは、バッテリ１５０の不揮発性メモリ１５１に格納されている定格情報に応じて、ＣＰＵ１１１を２つのコア１１２，１１３が動作可能なマルチコアモードおよび２つのコア１１２，１１３の一方が動作可能なシングルコアモードの一方に設定する処理を実行する。 - 特許庁

To provide a semiconductor memory device capable of greatly reducing a circuit area and an operation current amount by controlling so that an internal voltage is supplied to a core circuit in a section optimized irrespective of the fluctuation of a frequency during the operation of the synchronous semiconductor memory device.例文帳に追加

同期式半導体メモリ装置の動作の際、周波数の変動に関係なく最適化された区間の間、内部電圧がコア回路に供給されるように制御し、回路面積と動作電流量とを大幅に減らすことができる半導体メモリ装置を提供すること。 - 特許庁

When there is no demand of a self refresh operation, a read operation with respect to the memory device 11 according to the control circuit 12 of the memory device is executed in accordance with an initial rise of a clock CLK after a fall of an address fetch signal/ADV, without performing the precharge operation before core access.例文帳に追加

セルフ・リフレッシュ動作の要求がない場合は、アドレス取り込み信号／ＡＤＶの立ち下がり後の、クロックＣＬＫの最初の立ち上がりにしたがって、コア・アクセス前のプリチャージ動作を行うことなしに、メモリ装置の制御回路１２による、メモリ装置１１に対するリード動作を実行する。 - 特許庁

The memory includes a step configured so as to generate an auto-refreshing enable signal in response to the inputted auto-refreshing instruction after the auto-refreshing mode is set up, and a memory core configured so as to carry out auto-refreshing in response to the auto-refreshing enable signal.例文帳に追加

本発明のメモリは、オートリフレッシュモードが設定された後、オートリフレッシュ命令の入力に応答してオートリフレッシュイネーブル信号を発生するように構成された段階と、そしてオートリフレッシュイネーブル信号に応答してオートリフレッシュ動作を実行するように構成されたメモリコアと、を含む。 - 特許庁

In an encryption circuit, memory control sections 8 and 9 that extract a plain text from a memory and block encryption core sections 4, 14 are placed in parallel and respective encryption texts are used to generate a key for a succeeding plain text in cross-connection structure so as to enhance processing capability of the encryption circuit.例文帳に追加

メモリーから平文を取り出すメモリー制御部８とメモリー制御部９と、ブロック暗号コア部４とブロック暗号コア部１４を並列に配置し、それぞれの暗号文を用いてたすき掛け構造で次の平文のための鍵の生成を行うことにより回路の処理能力を向上させる。 - 特許庁

To reduce an area occupied by a control block or the like to be repeatedly used by efficiently disposing the structure of a cell array and a core-related circuit of a nonvolatile ferroelectric memory.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁

A frame buffer for storing a display image to be displayed is stored in a non-secure area of the memory which can be accessed by the processor core and a display controller 12 regardless of the secure/non-secure domain.例文帳に追加

表示される表示画像を格納するためのフレームバッファは、セキュア／非セキュアドメインに関わらず、プロセッサコア及びディスプレイコントローラ１２によりアクセス可能な、メモリの非セキュア領域内に格納される。 - 特許庁

Data is stored in accessible and individual memory arrays 12, 13, 22, and 23 by the processor cores 11 and 12 through data buses D1 and D2 local and dedicated to processor core subsystems 101 and 102.例文帳に追加

データは、プロセッサ・コア・サブシステム（１０１、１０２）に対してローカルな、かつ専用のデータ・バス（Ｄ１、Ｄ２）を介してプロセッサ・コア（１１、２１）によりアクセス可能な、個別的メモリ・アレー（１２、１３、２２、２３）に記憶される。 - 特許庁

The control signal generation circuit successively generates the control signals for accessing a memory core in response to the base signal, and generates the reset signal in response to at least any of the control signals.例文帳に追加

制御信号生成回路は、基幹信号に応答してメモリコアをアクセスするための制御信号を順次に生成し、制御信号の少なくともいずれかに応答してリセット信号を生成する。 - 特許庁

The DRAM core 104 is provided with decoding circuits 125, 126 which are provided corresponding respectively to the operation modes, decode corresponding control signals, and generate an internal control signal for a memory cell array 121.例文帳に追加

ＤＲＡＭコア１０４は、動作モードにそれぞれ対応して設けられ、対応する制御信号をデコードして、メモリセルアレイ１２１に対する内部制御信号を生成するためのデコーダ回路１２５、１２６を備える。 - 特許庁

A plurality of bus bridge circuits 2 and memory controllers 3 are prepared, and the bus bridge circuits 2 are connected to a CPU 1, a core I/O bridge circuit 6, and an I/O bridge circuit 7 point-to-point.例文帳に追加

バスブリッジ回路２やメモリコントローラ３を複数用意し、各バスブリッジ回路２と、ＣＰＵ１、コアＩ／Ｏブリッジ回路６及び、Ｉ／Ｏブリッジ回路７とをＰｏｉｎｔ−ｔｏ−Ｐｏｉｎｔにて接続する。 - 特許庁

The processor 107 controls an error data not to output the error data from the PE with the generated error to the external memory 145, and the PE matrix reset control part 121 invalidates all the data in the PE matrix core.例文帳に追加

プロセッサ１０７はエラーが発生したＰＥから外部メモリ１４５へエラーデータが出力されないよう制御し、ＰＥマトリックスリセット制御部１２１はＰＥマトリックスコア内の全データを無効化する。 - 特許庁

A control LSI12 is provided with a monitor circuit 22 for monitoring an internal bus 27 to be used for a CPU core 21 to perform access to a memory space, and for monitoring the status of previously designated variables.例文帳に追加

制御ＬＳＩ１２には、ＣＰＵコア２１がメモリ空間をアクセスする際に使用する内部バス２７を監視し、予め指定された変数の状態をモニタするモニタ回路２２が備えられている。 - 特許庁

To decrease an area occupied by a control block or the like repeatedly used by efficiently arranging a structure of a cell array of a nonvolatile ferroelectric memory device and a core related circuit.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁

Consequently, the sound source core 33 reads timbre parameters set by channels out of the cache memory 32 and reproduces a musical sound, so that the musical sound with the changed timbre can be reproduced.例文帳に追加

これにより、音源コア３３がキャッシュメモリ３２から各チャンネルに設定されている音色パラメータを読み出して楽音を再生することにより、変更された音色の楽音を再生することができる。 - 特許庁

The operation processor preferably includes a CPU core for outputting an access request to the semiconductor storage device, and a memory control part for controlling a state of the semiconductor storage device.例文帳に追加

前記演算処理装置は、前記半導体記憶装置に対するアクセス要求を出力するＣＰＵコアと、前記半導体記憶装置の状態を制御するメモリ制御部とを含むことが好ましい。 - 特許庁

This programmable controller is provided with a dedicated processor core 1' for executing a sequence command, a command memory 4 storing the sequence command, and data memories 5a, 5b serving as working areas during the execution of the sequence command.例文帳に追加

プログラマブルコントローラは、シーケンス命令を実行する専用プロセッサコア１′とシーケンス命令を格納した命令メモリ４とシーケンス命令の実行中に作業領域となるデータメモリ５ａ，５ｂとを備える。 - 特許庁

To obtain a power saving function with the performance of keeping consistency in a coherent multiprocessing system including cache copies of data values by bringing a processor core into a nonactive state by power-down while a memory access management unit performs a consistency management operation without requiring the operation of the processor core in the active state of a cache memory for storing data values which needs to keep the consistency.例文帳に追加

この発明は、データ値のキャッシュコピーを含むコヒーレント多重処理システムにおいて、一貫性維持を必要とするデータ値を格納するキャッシュメモリがアクティブ状態であって、プロセッサコア自体の動作を必要とせずにメモリアクセス管理ユニットが一貫性管理動作を行う間、プロセッサコアをパワーダウンして非アクティブ状態にすることにより、一貫性を維持する能力と共に節電機能を実現する。 - 特許庁

The semiconductor memory device comprises: a first internal power supply generation circuit which generates a first internal power supply by boosting an external power supply voltage; a memory core to which the first internal power supply is supplied; and an antifuse memory in which predetermined information is written, and in addition, a write voltage generation circuit for generating the antifuse write voltage by boosting the first internal voltage.例文帳に追加

半導体メモリ装置は，外部電源電圧を昇圧して第１の内部電源を生成する第１の内部電源発生回路と，前記第１の内部電源が供給されるメモリコアと，所定の情報が書き込まれるアンチヒューズメモリとを有し，さらに，前記第１の内部電源を昇圧してアンチヒューズ書き込み電圧を生成する書き込み電圧発生回路を有する。 - 特許庁